1 /* 2 * Copyright 2023 Advanced Micro Devices, Inc. 3 * 4 * Permission is hereby granted, free of charge, to any person obtaining a 5 * copy of this software and associated documentation files (the "Software"), 6 * to deal in the Software without restriction, including without limitation 7 * the rights to use, copy, modify, merge, publish, distribute, sublicense, 8 * and/or sell copies of the Software, and to permit persons to whom the 9 * Software is furnished to do so, subject to the following conditions: 10 * 11 * The above copyright notice and this permission notice shall be included in 12 * all copies or substantial portions of the Software. 13 * 14 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR 15 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, 16 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL 17 * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR 18 * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, 19 * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR 20 * OTHER DEALINGS IN THE SOFTWARE. 21 * 22 */ 23 #ifndef _pcie_6_1_0_SH_MASK_HEADER 24 #define _pcie_6_1_0_SH_MASK_HEADER 25 26 27 // addressBlock: pcie_container_pcs0_pcie_lcu_pcie_pcs_prime_pcie_master_x1_xx16_pcs_prime_dir 28 //DXIO_HWDID 29 #define DXIO_HWDID__Hardware_Revision__SHIFT 0x0 30 #define DXIO_HWDID__Hardware_Minor_Version_Number__SHIFT 0x6 31 #define DXIO_HWDID__Hardware_Major_Version_Number__SHIFT 0xd 32 #define DXIO_HWDID__Hardware_Revision_MASK 0x0000003FL 33 #define DXIO_HWDID__Hardware_Minor_Version_Number_MASK 0x00001FC0L 34 #define DXIO_HWDID__Hardware_Major_Version_Number_MASK 0x000FE000L 35 //DXIO_LINKAGE_LANEGRP 36 #define DXIO_LINKAGE_LANEGRP__Lane_Group_Indirect_Accesses__SHIFT 0x0 37 #define DXIO_LINKAGE_LANEGRP__Lane_Group_Aperture_Size__SHIFT 0x2 38 #define DXIO_LINKAGE_LANEGRP__Index_Offset__SHIFT 0x6 39 #define DXIO_LINKAGE_LANEGRP__Presence__SHIFT 0x14 40 #define DXIO_LINKAGE_LANEGRP__Lane_Group_Indirect_Accesses_MASK 0x00000001L 41 #define DXIO_LINKAGE_LANEGRP__Lane_Group_Aperture_Size_MASK 0x0000003CL 42 #define DXIO_LINKAGE_LANEGRP__Index_Offset_MASK 0x000FFFC0L 43 #define DXIO_LINKAGE_LANEGRP__Presence_MASK 0x0FF00000L 44 //DXIO_LINKAGE_KPDMX 45 #define DXIO_LINKAGE_KPDMX__Overlay__SHIFT 0x1 46 #define DXIO_LINKAGE_KPDMX__Base_Offset__SHIFT 0x6 47 #define DXIO_LINKAGE_KPDMX__Presence__SHIFT 0x14 48 #define DXIO_LINKAGE_KPDMX__Overlay_MASK 0x00000002L 49 #define DXIO_LINKAGE_KPDMX__Base_Offset_MASK 0x000FFFC0L 50 #define DXIO_LINKAGE_KPDMX__Presence_MASK 0x0FF00000L 51 //DXIO_LINKAGE_KPMX 52 //DXIO_LINKAGE_KPFIFO 53 //DXIO_LINKAGE_KPNP 54 //MAC_CAPABILITIES1 55 #define MAC_CAPABILITIES1__Number_of_Lanes__SHIFT 0x0 56 #define MAC_CAPABILITIES1__Number_of_Engines__SHIFT 0x8 57 #define MAC_CAPABILITIES1__Number_of_Lanes_MASK 0x0000003FL 58 #define MAC_CAPABILITIES1__Number_of_Engines_MASK 0x00003F00L 59 //MAC_CAPABILITIES2 60 #define MAC_CAPABILITIES2__reserved__SHIFT 0x0 61 #define MAC_CAPABILITIES2__reserved_MASK 0x00000001L 62 63 64 // addressBlock: pcie_container_pcie0_pswuscfg0_cfgdecp 65 //COMMAND 66 #define COMMAND__IO_ACCESS_EN__SHIFT 0x0 67 #define COMMAND__MEM_ACCESS_EN__SHIFT 0x1 68 #define COMMAND__BUS_MASTER_EN__SHIFT 0x2 69 #define COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3 70 #define COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4 71 #define COMMAND__PAL_SNOOP_EN__SHIFT 0x5 72 #define COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6 73 #define COMMAND__AD_STEPPING__SHIFT 0x7 74 #define COMMAND__SERR_EN__SHIFT 0x8 75 #define COMMAND__FAST_B2B_EN__SHIFT 0x9 76 #define COMMAND__INT_DIS__SHIFT 0xa 77 #define COMMAND__IO_ACCESS_EN_MASK 0x0001L 78 #define COMMAND__MEM_ACCESS_EN_MASK 0x0002L 79 #define COMMAND__BUS_MASTER_EN_MASK 0x0004L 80 #define COMMAND__SPECIAL_CYCLE_EN_MASK 0x0008L 81 #define COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x0010L 82 #define COMMAND__PAL_SNOOP_EN_MASK 0x0020L 83 #define COMMAND__PARITY_ERROR_RESPONSE_MASK 0x0040L 84 #define COMMAND__AD_STEPPING_MASK 0x0080L 85 #define COMMAND__SERR_EN_MASK 0x0100L 86 #define COMMAND__FAST_B2B_EN_MASK 0x0200L 87 #define COMMAND__INT_DIS_MASK 0x0400L 88 //STATUS 89 #define STATUS__IMMEDIATE_READINESS__SHIFT 0x0 90 #define STATUS__INT_STATUS__SHIFT 0x3 91 #define STATUS__CAP_LIST__SHIFT 0x4 92 #define STATUS__PCI_66_CAP__SHIFT 0x5 93 #define STATUS__FAST_BACK_CAPABLE__SHIFT 0x7 94 #define STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8 95 #define STATUS__DEVSEL_TIMING__SHIFT 0x9 96 #define STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb 97 #define STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc 98 #define STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd 99 #define STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe 100 #define STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf 101 #define STATUS__IMMEDIATE_READINESS_MASK 0x0001L 102 #define STATUS__INT_STATUS_MASK 0x0008L 103 #define STATUS__CAP_LIST_MASK 0x0010L 104 #define STATUS__PCI_66_CAP_MASK 0x0020L 105 #define STATUS__FAST_BACK_CAPABLE_MASK 0x0080L 106 #define STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x0100L 107 #define STATUS__DEVSEL_TIMING_MASK 0x0600L 108 #define STATUS__SIGNAL_TARGET_ABORT_MASK 0x0800L 109 #define STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000L 110 #define STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000L 111 #define STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000L 112 #define STATUS__PARITY_ERROR_DETECTED_MASK 0x8000L 113 //LATENCY 114 #define LATENCY__LATENCY_TIMER__SHIFT 0x0 115 #define LATENCY__LATENCY_TIMER_MASK 0xFFL 116 //HEADER 117 #define HEADER__HEADER_TYPE__SHIFT 0x0 118 #define HEADER__DEVICE_TYPE__SHIFT 0x7 119 #define HEADER__HEADER_TYPE_MASK 0x7FL 120 #define HEADER__DEVICE_TYPE_MASK 0x80L 121 //PCIE_LANE_ERROR_STATUS 122 #define PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0 123 #define PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0x0000FFFFL 124 //PCIE_LANE_0_EQUALIZATION_CNTL 125 #define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 126 #define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 127 #define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 128 #define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 129 #define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 130 #define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 131 #define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 132 #define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 133 //PCIE_LANE_1_EQUALIZATION_CNTL 134 #define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 135 #define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 136 #define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 137 #define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 138 #define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 139 #define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 140 #define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 141 #define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 142 //PCIE_LANE_2_EQUALIZATION_CNTL 143 #define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 144 #define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 145 #define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 146 #define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 147 #define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 148 #define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 149 #define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 150 #define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 151 //PCIE_LANE_3_EQUALIZATION_CNTL 152 #define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 153 #define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 154 #define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 155 #define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 156 #define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 157 #define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 158 #define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 159 #define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 160 //PCIE_LANE_4_EQUALIZATION_CNTL 161 #define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 162 #define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 163 #define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 164 #define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 165 #define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 166 #define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 167 #define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 168 #define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 169 //PCIE_LANE_5_EQUALIZATION_CNTL 170 #define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 171 #define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 172 #define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 173 #define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 174 #define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 175 #define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 176 #define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 177 #define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 178 //PCIE_LANE_6_EQUALIZATION_CNTL 179 #define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 180 #define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 181 #define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 182 #define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 183 #define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 184 #define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 185 #define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 186 #define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 187 //PCIE_LANE_7_EQUALIZATION_CNTL 188 #define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 189 #define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 190 #define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 191 #define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 192 #define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 193 #define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 194 #define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 195 #define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 196 //PCIE_LANE_8_EQUALIZATION_CNTL 197 #define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 198 #define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 199 #define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 200 #define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 201 #define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 202 #define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 203 #define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 204 #define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 205 //PCIE_LANE_9_EQUALIZATION_CNTL 206 #define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 207 #define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 208 #define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 209 #define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 210 #define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 211 #define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 212 #define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 213 #define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 214 //PCIE_LANE_10_EQUALIZATION_CNTL 215 #define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 216 #define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 217 #define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 218 #define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 219 #define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 220 #define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 221 #define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 222 #define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 223 //PCIE_LANE_11_EQUALIZATION_CNTL 224 #define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 225 #define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 226 #define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 227 #define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 228 #define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 229 #define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 230 #define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 231 #define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 232 //PCIE_LANE_12_EQUALIZATION_CNTL 233 #define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 234 #define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 235 #define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 236 #define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 237 #define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 238 #define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 239 #define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 240 #define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 241 //PCIE_LANE_13_EQUALIZATION_CNTL 242 #define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 243 #define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 244 #define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 245 #define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 246 #define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 247 #define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 248 #define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 249 #define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 250 //PCIE_LANE_14_EQUALIZATION_CNTL 251 #define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 252 #define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 253 #define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 254 #define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 255 #define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 256 #define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 257 #define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 258 #define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 259 //PCIE_LANE_15_EQUALIZATION_CNTL 260 #define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0 261 #define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4 262 #define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8 263 #define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc 264 #define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0x000FL 265 #define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x0070L 266 #define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0x0F00L 267 #define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000L 268 //PCIE_LTR_ENH_CAP_LIST 269 #define PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 270 #define PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 271 #define PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 272 #define PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL 273 #define PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L 274 #define PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L 275 //PCIE_LTR_CAP 276 #define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0 277 #define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa 278 #define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10 279 #define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a 280 #define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x000003FFL 281 #define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x00001C00L 282 #define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x03FF0000L 283 #define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1C000000L 284 //PCIE_L1_PM_SUB_CAP_LIST 285 #define PCIE_L1_PM_SUB_CAP_LIST__CAP_ID__SHIFT 0x0 286 #define PCIE_L1_PM_SUB_CAP_LIST__CAP_VER__SHIFT 0x10 287 #define PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR__SHIFT 0x14 288 #define PCIE_L1_PM_SUB_CAP_LIST__CAP_ID_MASK 0x0000FFFFL 289 #define PCIE_L1_PM_SUB_CAP_LIST__CAP_VER_MASK 0x000F0000L 290 #define PCIE_L1_PM_SUB_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L 291 //PCIE_L1_PM_SUB_CAP 292 #define PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED__SHIFT 0x0 293 #define PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED__SHIFT 0x1 294 #define PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED__SHIFT 0x2 295 #define PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED__SHIFT 0x3 296 #define PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED__SHIFT 0x4 297 #define PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED__SHIFT 0x5 298 #define PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME__SHIFT 0x8 299 #define PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE__SHIFT 0x10 300 #define PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE__SHIFT 0x13 301 #define PCIE_L1_PM_SUB_CAP__PCI_PM_L1_2_SUPPORTED_MASK 0x00000001L 302 #define PCIE_L1_PM_SUB_CAP__PCI_PM_L1_1_SUPPORTED_MASK 0x00000002L 303 #define PCIE_L1_PM_SUB_CAP__ASPM_L1_2_SUPPORTED_MASK 0x00000004L 304 #define PCIE_L1_PM_SUB_CAP__ASPM_L1_1_SUPPORTED_MASK 0x00000008L 305 #define PCIE_L1_PM_SUB_CAP__L1_PM_SUB_SUPPORTED_MASK 0x00000010L 306 #define PCIE_L1_PM_SUB_CAP__LINK_ACTIVATION_SUPPORTED_MASK 0x00000020L 307 #define PCIE_L1_PM_SUB_CAP__PORT_CM_RESTORE_TIME_MASK 0x0000FF00L 308 #define PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_SCALE_MASK 0x00030000L 309 #define PCIE_L1_PM_SUB_CAP__PORT_T_POWER_ON_VALUE_MASK 0x00F80000L 310 //PCIE_L1_PM_SUB_CNTL 311 #define PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN__SHIFT 0x0 312 #define PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN__SHIFT 0x1 313 #define PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN__SHIFT 0x2 314 #define PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN__SHIFT 0x3 315 #define PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN__SHIFT 0x4 316 #define PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL__SHIFT 0x5 317 #define PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME__SHIFT 0x8 318 #define PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE__SHIFT 0x10 319 #define PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE__SHIFT 0x1d 320 #define PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_2_EN_MASK 0x00000001L 321 #define PCIE_L1_PM_SUB_CNTL__PCI_PM_L1_1_EN_MASK 0x00000002L 322 #define PCIE_L1_PM_SUB_CNTL__ASPM_L1_2_EN_MASK 0x00000004L 323 #define PCIE_L1_PM_SUB_CNTL__ASPM_L1_1_EN_MASK 0x00000008L 324 #define PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_INTERRUPT_EN_MASK 0x00000010L 325 #define PCIE_L1_PM_SUB_CNTL__LINK_ACTIVATION_CNTL_MASK 0x00000020L 326 #define PCIE_L1_PM_SUB_CNTL__COMMON_MODE_RESTORE_TIME_MASK 0x0000FF00L 327 #define PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_VALUE_MASK 0x03FF0000L 328 #define PCIE_L1_PM_SUB_CNTL__LTR_L1_2_THRESHOLD_SCALE_MASK 0xE0000000L 329 //PCIE_L1_PM_SUB_CNTL2 330 #define PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE__SHIFT 0x0 331 #define PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE__SHIFT 0x3 332 #define PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_SCALE_MASK 0x00000003L 333 #define PCIE_L1_PM_SUB_CNTL2__T_POWER_ON_VALUE_MASK 0x000000F8L 334 //PCIE_MARGINING_ENH_CAP_LIST 335 #define PCIE_MARGINING_ENH_CAP_LIST__CAP_ID__SHIFT 0x0 336 #define PCIE_MARGINING_ENH_CAP_LIST__CAP_VER__SHIFT 0x10 337 #define PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14 338 #define PCIE_MARGINING_ENH_CAP_LIST__CAP_ID_MASK 0x0000FFFFL 339 #define PCIE_MARGINING_ENH_CAP_LIST__CAP_VER_MASK 0x000F0000L 340 #define PCIE_MARGINING_ENH_CAP_LIST__NEXT_PTR_MASK 0xFFF00000L 341 342 343 // addressBlock: pcie_container_pcie0_pswusp0_pciedir_p 344 //PCIEP_RESERVED 345 #define PCIEP_RESERVED__RESERVED__SHIFT 0x0 346 #define PCIEP_RESERVED__RESERVED_MASK 0xFFFFFFFFL 347 //PCIEP_SCRATCH 348 #define PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0 349 #define PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xFFFFFFFFL 350 //PCIEP_PORT_CNTL 351 #define PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0 352 #define PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE__SHIFT 0x1 353 #define PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2 354 #define PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3 355 #define PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4 356 #define PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5 357 #define PCIEP_PORT_CNTL__PME_EN_HW_DEBUG__SHIFT 0x6 358 #define PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG__SHIFT 0x7 359 #define PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S__SHIFT 0x8 360 #define PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE__SHIFT 0x12 361 #define PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE__SHIFT 0x18 362 #define PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x1a 363 #define PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x00000001L 364 #define PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x00000002L 365 #define PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x00000004L 366 #define PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x00000008L 367 #define PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x00000010L 368 #define PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x00000020L 369 #define PCIEP_PORT_CNTL__PME_EN_HW_DEBUG_MASK 0x00000040L 370 #define PCIEP_PORT_CNTL__PME_MODE_HW_DEBUG_MASK 0x00000080L 371 #define PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x0003FF00L 372 #define PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x001C0000L 373 #define PCIEP_PORT_CNTL__CI_SLV_RSP_POISONED_UR_MODE_MASK 0x03000000L 374 #define PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x0C000000L 375 //PCIE_TX_REQUESTER_ID 376 #define PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION__SHIFT 0x10 377 #define PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE__SHIFT 0x13 378 #define PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS__SHIFT 0x18 379 #define PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_FUNCTION_MASK 0x00070000L 380 #define PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_DEVICE_MASK 0x00F80000L 381 #define PCIE_TX_REQUESTER_ID__TX_SWUS_REQUESTER_ID_BUS_MASK 0xFF000000L 382 //PCIE_P_PORT_LANE_STATUS 383 #define PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0 384 #define PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1 385 #define PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x00000001L 386 #define PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x0000007EL 387 //PCIE_ERR_CNTL 388 #define PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0 389 #define PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG__SHIFT 0x1 390 #define PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES__SHIFT 0x2 391 #define PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR__SHIFT 0x5 392 #define PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP__SHIFT 0x6 393 #define PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7 394 #define PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8 395 #define PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb 396 #define PCIE_ERR_CNTL__AER_PRIV_MASK_RCV_ERR__SHIFT 0xc 397 #define PCIE_ERR_CNTL__AER_PRIV_MASK_REPLAY_NUM_ROLLOVER__SHIFT 0xd 398 #define PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe 399 #define PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf 400 #define PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10 401 #define PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11 402 #define PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12 403 #define PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP__SHIFT 0x13 404 #define PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP__SHIFT 0x14 405 #define PCIE_ERR_CNTL__AER_PRIV_MASK_INTERNAL_ERR__SHIFT 0x15 406 #define PCIE_ERR_CNTL__AER_PRIV_MASK_REPLAY_TIMER_TIMEOUT__SHIFT 0x16 407 #define PCIE_ERR_CNTL__AER_PRIV_MASK_CORR_INT_ERR__SHIFT 0x17 408 #define PCIE_ERR_CNTL__PRIV_SURP_DIS_VEC__SHIFT 0x18 409 #define PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x00000001L 410 #define PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x00000002L 411 #define PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x00000004L 412 #define PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x00000020L 413 #define PCIE_ERR_CNTL__RX_GENERATE_POIS_TLP_MASK 0x00000040L 414 #define PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x00000080L 415 #define PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x00000700L 416 #define PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x00000800L 417 #define PCIE_ERR_CNTL__AER_PRIV_MASK_RCV_ERR_MASK 0x00001000L 418 #define PCIE_ERR_CNTL__AER_PRIV_MASK_REPLAY_NUM_ROLLOVER_MASK 0x00002000L 419 #define PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x00004000L 420 #define PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x00008000L 421 #define PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x00010000L 422 #define PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x00020000L 423 #define PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x00040000L 424 #define PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_DLLP_MASK 0x00080000L 425 #define PCIE_ERR_CNTL__AER_PRIV_MASK_BAD_TLP_MASK 0x00100000L 426 #define PCIE_ERR_CNTL__AER_PRIV_MASK_INTERNAL_ERR_MASK 0x00200000L 427 #define PCIE_ERR_CNTL__AER_PRIV_MASK_REPLAY_TIMER_TIMEOUT_MASK 0x00400000L 428 #define PCIE_ERR_CNTL__AER_PRIV_MASK_CORR_INT_ERR_MASK 0x00800000L 429 #define PCIE_ERR_CNTL__PRIV_SURP_DIS_VEC_MASK 0xFF000000L 430 //PCIE_RX_CNTL 431 #define PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0 432 #define PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1 433 #define PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2 434 #define PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3 435 #define PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4 436 #define PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5 437 #define PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6 438 #define PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7 439 #define PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8 440 #define PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9 441 #define PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa 442 #define PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb 443 #define PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc 444 #define PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd 445 #define PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe 446 #define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE__SHIFT 0xf 447 #define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10 448 #define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13 449 #define PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14 450 #define PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15 451 #define PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16 452 #define PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17 453 #define PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18 454 #define PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19 455 #define PCIE_RX_CNTL__RX_TPH_DIS__SHIFT 0x1a 456 #define PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS__SHIFT 0x1b 457 #define PCIE_RX_CNTL__CTO_MASK_PRIV__SHIFT 0x1c 458 #define PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE__SHIFT 0x1d 459 #define PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN__SHIFT 0x1e 460 #define PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN__SHIFT 0x1f 461 #define PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x00000001L 462 #define PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x00000002L 463 #define PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x00000004L 464 #define PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x00000008L 465 #define PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x00000010L 466 #define PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x00000020L 467 #define PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x00000040L 468 #define PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x00000080L 469 #define PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x00000100L 470 #define PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x00000200L 471 #define PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x00000400L 472 #define PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x00000800L 473 #define PCIE_RX_CNTL__RX_IGNORE_AT_ERR_MASK 0x00001000L 474 #define PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL_MASK 0x00002000L 475 #define PCIE_RX_CNTL__RX_GEN_ONE_NAK_MASK 0x00004000L 476 #define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_L23_MODE_MASK 0x00008000L 477 #define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MASK 0x00070000L 478 #define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE_MASK 0x00080000L 479 #define PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x00100000L 480 #define PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x00200000L 481 #define PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x00400000L 482 #define PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x00800000L 483 #define PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x01000000L 484 #define PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x02000000L 485 #define PCIE_RX_CNTL__RX_TPH_DIS_MASK 0x04000000L 486 #define PCIE_RX_CNTL__RX_RCB_FLR_TIMEOUT_DIS_MASK 0x08000000L 487 #define PCIE_RX_CNTL__CTO_MASK_PRIV_MASK 0x10000000L 488 #define PCIE_RX_CNTL__RX_SWAP_RTRC_TO_BFRC_ENABLE_MASK 0x20000000L 489 #define PCIE_RX_CNTL__DPC_PRIV_TRIGGER_ON_SURPDN_EN_MASK 0x40000000L 490 #define PCIE_RX_CNTL__DPC_PRIV_TRIGGER_3_EN_MASK 0x80000000L 491 //PCIE_RX_EXPECTED_SEQNUM 492 #define PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM__SHIFT 0x0 493 #define PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM_MASK 0x00000FFFL 494 //PCIE_RX_VENDOR_SPECIFIC 495 #define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA__SHIFT 0x0 496 #define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS__SHIFT 0x18 497 #define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA_MASK 0x00FFFFFFL 498 #define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS_MASK 0x01000000L 499 //PCIE_RX_CNTL3 500 #define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR__SHIFT 0x0 501 #define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR__SHIFT 0x1 502 #define PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR__SHIFT 0x2 503 #define PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR__SHIFT 0x3 504 #define PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR__SHIFT 0x4 505 #define PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN__SHIFT 0x8 506 #define PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN__SHIFT 0x9 507 #define PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE__SHIFT 0xa 508 #define PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN__SHIFT 0xb 509 #define PCIE_RX_CNTL3__RX_PH_SUPPRESS_MASK__SHIFT 0xc 510 #define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x00000001L 511 #define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x00000002L 512 #define PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x00000004L 513 #define PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x00000008L 514 #define PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x00000010L 515 #define PCIE_RX_CNTL3__RX_ENH_ATOMIC_EN_MASK 0x00000100L 516 #define PCIE_RX_CNTL3__RX_INGRESS_POISONED_BLOCKING_EN_MASK 0x00000200L 517 #define PCIE_RX_CNTL3__RX_SWAP_RTRC_TO_BFRC_HDR_ONLY_ENABLE_MASK 0x00000400L 518 #define PCIE_RX_CNTL3__RX_PRIV_POISON_EGRESS_BLOCK_EN_MASK 0x00000800L 519 #define PCIE_RX_CNTL3__RX_PH_SUPPRESS_MASK_MASK 0x0000F000L 520 //PCIE_RX_CREDITS_ALLOCATED_P 521 #define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0 522 #define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10 523 #define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0x00000FFFL 524 #define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0x00FF0000L 525 //PCIE_RX_CREDITS_ALLOCATED_NP 526 #define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0 527 #define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10 528 #define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0x00000FFFL 529 #define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0x00FF0000L 530 //PCIE_RX_CREDITS_ALLOCATED_CPL 531 #define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0 532 #define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10 533 #define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0x00000FFFL 534 #define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0x00FF0000L 535 //PCIEP_ERROR_INJECT_PHYSICAL 536 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR__SHIFT 0x0 537 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR__SHIFT 0x2 538 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP__SHIFT 0x4 539 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP__SHIFT 0x6 540 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW__SHIFT 0x8 541 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW__SHIFT 0xa 542 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR__SHIFT 0xc 543 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR__SHIFT 0xe 544 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR__SHIFT 0x10 545 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR__SHIFT 0x12 546 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER__SHIFT 0x14 547 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_SYNC_HEADER__SHIFT 0x16 548 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LANE_ERR_MASK 0x00000003L 549 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_FRAMING_ERR_MASK 0x0000000CL 550 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_PARITY_IN_SKP_MASK 0x00000030L 551 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_LFSR_IN_SKP_MASK 0x000000C0L 552 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_UFLOW_MASK 0x00000300L 553 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_LOOPBACK_OFLOW_MASK 0x00000C00L 554 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_DESKEW_ERR_MASK 0x00003000L 555 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DISPARITY_ERR_MASK 0x0000C000L 556 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_8B10B_DECODE_ERR_MASK 0x00030000L 557 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_SKP_OS_ERROR_MASK 0x000C0000L 558 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_INV_OS_IDENTIFIER_MASK 0x00300000L 559 #define PCIEP_ERROR_INJECT_PHYSICAL__ERROR_INJECT_PL_BAD_SYNC_HEADER_MASK 0x00C00000L 560 //PCIEP_ERROR_INJECT_TRANSACTION 561 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR__SHIFT 0x0 562 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER__SHIFT 0x2 563 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP__SHIFT 0x4 564 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP__SHIFT 0x6 565 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ__SHIFT 0x8 566 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR__SHIFT 0xa 567 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP__SHIFT 0xc 568 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT__SHIFT 0xe 569 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT__SHIFT 0x10 570 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT__SHIFT 0x12 571 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_FLOW_CTL_ERR_MASK 0x00000003L 572 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_REPLAY_NUM_ROLLOVER_MASK 0x0000000CL 573 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_DLLP_MASK 0x00000030L 574 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_BAD_TLP_MASK 0x000000C0L 575 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNSUPPORTED_REQ_MASK 0x00000300L 576 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_ECRC_ERROR_MASK 0x00000C00L 577 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_MALFORMED_TLP_MASK 0x00003000L 578 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_UNEXPECTED_CMPLT_MASK 0x0000C000L 579 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETER_ABORT_MASK 0x00030000L 580 #define PCIEP_ERROR_INJECT_TRANSACTION__ERROR_INJECT_TL_COMPLETION_TIMEOUT_MASK 0x000C0000L 581 //PCIEP_NAK_COUNTER 582 #define PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT__SHIFT 0x0 583 #define PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT__SHIFT 0x10 584 #define PCIEP_NAK_COUNTER__RX_NUM_NAK_RECEIVED_PORT_MASK 0x0000FFFFL 585 #define PCIEP_NAK_COUNTER__RX_NUM_NAK_GENERATED_PORT_MASK 0xFFFF0000L 586 //PCIE_LC_CNTL 587 #define PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY__SHIFT 0x0 588 #define PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0__SHIFT 0x1 589 #define PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2 590 #define PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3 591 #define PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4 592 #define PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8 593 #define PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc 594 #define PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10 595 #define PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11 596 #define PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12 597 #define PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14 598 #define PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15 599 #define PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16 600 #define PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17 601 #define PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18 602 #define PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19 603 #define PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b 604 #define PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c 605 #define PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d 606 #define PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e 607 #define PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f 608 #define PCIE_LC_CNTL__LC_ADVANCE_SPEED_COMPL_ON_EVERY_COMPL_ENTRY_MASK 0x00000001L 609 #define PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x00000002L 610 #define PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x00000004L 611 #define PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x00000008L 612 #define PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0x000000F0L 613 #define PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0x00000F00L 614 #define PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0x0000F000L 615 #define PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x00010000L 616 #define PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x00020000L 617 #define PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0x000C0000L 618 #define PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x00100000L 619 #define PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x00200000L 620 #define PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x00400000L 621 #define PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x00800000L 622 #define PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x01000000L 623 #define PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x06000000L 624 #define PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x08000000L 625 #define PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000L 626 #define PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000L 627 #define PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000L 628 #define PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000L 629 //PCIE_LC_TRAINING_CNTL 630 #define PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0 631 #define PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4 632 #define PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5 633 #define PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6 634 #define PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7 635 #define PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8 636 #define PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb 637 #define PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN__SHIFT 0xc 638 #define PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH__SHIFT 0xd 639 #define PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG__SHIFT 0xe 640 #define PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN__SHIFT 0xf 641 #define PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP__SHIFT 0x10 642 #define PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF__SHIFT 0x11 643 #define PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF__SHIFT 0x12 644 #define PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN__SHIFT 0x13 645 #define PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW__SHIFT 0x14 646 #define PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN__SHIFT 0x15 647 #define PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL__SHIFT 0x16 648 #define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED__SHIFT 0x18 649 #define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST__SHIFT 0x19 650 #define PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER__SHIFT 0x1a 651 #define PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT__SHIFT 0x1b 652 #define PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL__SHIFT 0x1c 653 #define PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME__SHIFT 0x1d 654 #define PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL_MASK 0x0000000FL 655 #define PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE_MASK 0x00000010L 656 #define PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1_MASK 0x00000020L 657 #define PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN_MASK 0x00000040L 658 #define PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN_MASK 0x00000080L 659 #define PCIE_LC_TRAINING_CNTL__LC_POWER_STATE_MASK 0x00000700L 660 #define PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED_MASK 0x00000800L 661 #define PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN_MASK 0x00001000L 662 #define PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH_MASK 0x00002000L 663 #define PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_SETS_IN_RCFG_MASK 0x00004000L 664 #define PCIE_LC_TRAINING_CNTL__LC_HOT_RESET_QUICK_EXIT_EN_MASK 0x00008000L 665 #define PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP_MASK 0x00010000L 666 #define PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF_MASK 0x00020000L 667 #define PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF_MASK 0x00040000L 668 #define PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN_MASK 0x00080000L 669 #define PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW_MASK 0x00100000L 670 #define PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN_MASK 0x00200000L 671 #define PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL_MASK 0x00C00000L 672 #define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED_MASK 0x01000000L 673 #define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST_MASK 0x02000000L 674 #define PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER_MASK 0x04000000L 675 #define PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT_MASK 0x08000000L 676 #define PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL_MASK 0x10000000L 677 #define PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME_MASK 0xE0000000L 678 //PCIE_LC_LINK_WIDTH_CNTL 679 #define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH__SHIFT 0x0 680 #define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_RD__SHIFT 0x4 681 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_ARC_MISSING_ESCAPE__SHIFT 0x7 682 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_NOW__SHIFT 0x8 683 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATION_SUPPORT__SHIFT 0x9 684 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATE_EN__SHIFT 0xa 685 #define PCIE_LC_LINK_WIDTH_CNTL__LC_SHORT_RECONFIG_EN__SHIFT 0xb 686 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_SUPPORT__SHIFT 0xc 687 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_DIS__SHIFT 0xd 688 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_WAIT_FOR_RCVR_DIS__SHIFT 0xe 689 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_TIMER_SEL__SHIFT 0xf 690 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DEASSERT_TX_PDNB__SHIFT 0x10 691 #define PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN__SHIFT 0x11 692 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN__SHIFT 0x12 693 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN__SHIFT 0x13 694 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_CAPABLE__SHIFT 0x14 695 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE__SHIFT 0x15 696 #define PCIE_LC_LINK_WIDTH_CNTL__LC_ALIGN_REVERSE_XMIT__SHIFT 0x17 697 #define PCIE_LC_LINK_WIDTH_CNTL__LC_MULT_REVERSE_ATTEMP_EN__SHIFT 0x18 698 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN__SHIFT 0x19 699 #define PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_L_IDLE_IN_R_IDLE__SHIFT 0x1a 700 #define PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_NON_EI_ON_RXL0S_EXIT__SHIFT 0x1b 701 #define PCIE_LC_LINK_WIDTH_CNTL__LC_HOLD_EI_FOR_RSPEED_CMD_CHANGE__SHIFT 0x1c 702 #define PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXL0S_ON_SHORT_EI__SHIFT 0x1d 703 #define PCIE_LC_LINK_WIDTH_CNTL__LC_TURN_OFF_UNUSED_LANES__SHIFT 0x1e 704 #define PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXSTANDBY_STATUS__SHIFT 0x1f 705 #define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_MASK 0x00000007L 706 #define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_RD_MASK 0x00000070L 707 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_ARC_MISSING_ESCAPE_MASK 0x00000080L 708 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_NOW_MASK 0x00000100L 709 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATION_SUPPORT_MASK 0x00000200L 710 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATE_EN_MASK 0x00000400L 711 #define PCIE_LC_LINK_WIDTH_CNTL__LC_SHORT_RECONFIG_EN_MASK 0x00000800L 712 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_SUPPORT_MASK 0x00001000L 713 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_DIS_MASK 0x00002000L 714 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_WAIT_FOR_RCVR_DIS_MASK 0x00004000L 715 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_TIMER_SEL_MASK 0x00008000L 716 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DEASSERT_TX_PDNB_MASK 0x00010000L 717 #define PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN_MASK 0x00020000L 718 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN_MASK 0x00040000L 719 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN_MASK 0x00080000L 720 #define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_CAPABLE_MASK 0x00100000L 721 #define PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE_MASK 0x00600000L 722 #define PCIE_LC_LINK_WIDTH_CNTL__LC_ALIGN_REVERSE_XMIT_MASK 0x00800000L 723 #define PCIE_LC_LINK_WIDTH_CNTL__LC_MULT_REVERSE_ATTEMP_EN_MASK 0x01000000L 724 #define PCIE_LC_LINK_WIDTH_CNTL__LC_RESET_TSX_CNT_IN_RCONFIG_EN_MASK 0x02000000L 725 #define PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_L_IDLE_IN_R_IDLE_MASK 0x04000000L 726 #define PCIE_LC_LINK_WIDTH_CNTL__LC_WAIT_FOR_NON_EI_ON_RXL0S_EXIT_MASK 0x08000000L 727 #define PCIE_LC_LINK_WIDTH_CNTL__LC_HOLD_EI_FOR_RSPEED_CMD_CHANGE_MASK 0x10000000L 728 #define PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXL0S_ON_SHORT_EI_MASK 0x20000000L 729 #define PCIE_LC_LINK_WIDTH_CNTL__LC_TURN_OFF_UNUSED_LANES_MASK 0x40000000L 730 #define PCIE_LC_LINK_WIDTH_CNTL__LC_BYPASS_RXSTANDBY_STATUS_MASK 0x80000000L 731 //PCIE_LC_N_FTS_CNTL 732 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS__SHIFT 0x0 733 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_OVERRIDE_EN__SHIFT 0x8 734 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_FTS_BEFORE_RECOVERY__SHIFT 0x9 735 #define PCIE_LC_N_FTS_CNTL__LC_N_EIE_SEL__SHIFT 0xa 736 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_8GT_CNTL__SHIFT 0xc 737 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_16GT_CNTL__SHIFT 0xd 738 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_32GT_CNTL__SHIFT 0xe 739 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_LIMIT__SHIFT 0x10 740 #define PCIE_LC_N_FTS_CNTL__LC_N_FTS__SHIFT 0x18 741 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_MASK 0x000000FFL 742 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_OVERRIDE_EN_MASK 0x00000100L 743 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_FTS_BEFORE_RECOVERY_MASK 0x00000200L 744 #define PCIE_LC_N_FTS_CNTL__LC_N_EIE_SEL_MASK 0x00000400L 745 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_8GT_CNTL_MASK 0x00001000L 746 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_16GT_CNTL_MASK 0x00002000L 747 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_32GT_CNTL_MASK 0x00004000L 748 #define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_LIMIT_MASK 0x00FF0000L 749 #define PCIE_LC_N_FTS_CNTL__LC_N_FTS_MASK 0xFF000000L 750 //PCIE_LC_SPEED_CNTL 751 #define PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0 752 #define PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1 753 #define PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP__SHIFT 0x2 754 #define PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP__SHIFT 0x3 755 #define PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE__SHIFT 0x5 756 #define PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED__SHIFT 0x8 757 #define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_EN__SHIFT 0xb 758 #define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE__SHIFT 0xc 759 #define PCIE_LC_SPEED_CNTL__LC_COMP_PATTERN_MAX_SPEED__SHIFT 0x10 760 #define PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE__SHIFT 0x15 761 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN2__SHIFT 0x16 762 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN2__SHIFT 0x17 763 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN3__SHIFT 0x18 764 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3__SHIFT 0x19 765 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4__SHIFT 0x1a 766 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4__SHIFT 0x1b 767 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN5__SHIFT 0x1c 768 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5__SHIFT 0x1d 769 #define PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x00000001L 770 #define PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x00000002L 771 #define PCIE_LC_SPEED_CNTL__LC_GEN4_EN_STRAP_MASK 0x00000004L 772 #define PCIE_LC_SPEED_CNTL__LC_GEN5_EN_STRAP_MASK 0x00000008L 773 #define PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE_MASK 0x000000E0L 774 #define PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED_MASK 0x00000700L 775 #define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_EN_MASK 0x00000800L 776 #define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_MASK 0x00007000L 777 #define PCIE_LC_SPEED_CNTL__LC_COMP_PATTERN_MAX_SPEED_MASK 0x00070000L 778 #define PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE_MASK 0x00200000L 779 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN2_MASK 0x00400000L 780 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN2_MASK 0x00800000L 781 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN3_MASK 0x01000000L 782 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3_MASK 0x02000000L 783 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN4_MASK 0x04000000L 784 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN4_MASK 0x08000000L 785 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN5_MASK 0x10000000L 786 #define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN5_MASK 0x20000000L 787 //PCIE_LC_STATE0 788 #define PCIE_LC_STATE0__LC_CURRENT_STATE__SHIFT 0x0 789 #define PCIE_LC_STATE0__LC_PREV_STATE1__SHIFT 0x8 790 #define PCIE_LC_STATE0__LC_PREV_STATE2__SHIFT 0x10 791 #define PCIE_LC_STATE0__LC_PREV_STATE3__SHIFT 0x18 792 #define PCIE_LC_STATE0__LC_CURRENT_STATE_MASK 0x0000003FL 793 #define PCIE_LC_STATE0__LC_PREV_STATE1_MASK 0x00003F00L 794 #define PCIE_LC_STATE0__LC_PREV_STATE2_MASK 0x003F0000L 795 #define PCIE_LC_STATE0__LC_PREV_STATE3_MASK 0x3F000000L 796 //PCIE_LC_STATE1 797 #define PCIE_LC_STATE1__LC_PREV_STATE4__SHIFT 0x0 798 #define PCIE_LC_STATE1__LC_PREV_STATE5__SHIFT 0x8 799 #define PCIE_LC_STATE1__LC_PREV_STATE6__SHIFT 0x10 800 #define PCIE_LC_STATE1__LC_PREV_STATE7__SHIFT 0x18 801 #define PCIE_LC_STATE1__LC_PREV_STATE4_MASK 0x0000003FL 802 #define PCIE_LC_STATE1__LC_PREV_STATE5_MASK 0x00003F00L 803 #define PCIE_LC_STATE1__LC_PREV_STATE6_MASK 0x003F0000L 804 #define PCIE_LC_STATE1__LC_PREV_STATE7_MASK 0x3F000000L 805 //PCIE_LC_STATE2 806 #define PCIE_LC_STATE2__LC_PREV_STATE8__SHIFT 0x0 807 #define PCIE_LC_STATE2__LC_PREV_STATE9__SHIFT 0x8 808 #define PCIE_LC_STATE2__LC_PREV_STATE10__SHIFT 0x10 809 #define PCIE_LC_STATE2__LC_PREV_STATE11__SHIFT 0x18 810 #define PCIE_LC_STATE2__LC_PREV_STATE8_MASK 0x0000003FL 811 #define PCIE_LC_STATE2__LC_PREV_STATE9_MASK 0x00003F00L 812 #define PCIE_LC_STATE2__LC_PREV_STATE10_MASK 0x003F0000L 813 #define PCIE_LC_STATE2__LC_PREV_STATE11_MASK 0x3F000000L 814 //PCIE_LC_STATE3 815 #define PCIE_LC_STATE3__LC_PREV_STATE12__SHIFT 0x0 816 #define PCIE_LC_STATE3__LC_PREV_STATE13__SHIFT 0x8 817 #define PCIE_LC_STATE3__LC_PREV_STATE14__SHIFT 0x10 818 #define PCIE_LC_STATE3__LC_PREV_STATE15__SHIFT 0x18 819 #define PCIE_LC_STATE3__LC_PREV_STATE12_MASK 0x0000003FL 820 #define PCIE_LC_STATE3__LC_PREV_STATE13_MASK 0x00003F00L 821 #define PCIE_LC_STATE3__LC_PREV_STATE14_MASK 0x003F0000L 822 #define PCIE_LC_STATE3__LC_PREV_STATE15_MASK 0x3F000000L 823 //PCIE_LC_STATE4 824 #define PCIE_LC_STATE4__LC_PREV_STATE16__SHIFT 0x0 825 #define PCIE_LC_STATE4__LC_PREV_STATE17__SHIFT 0x8 826 #define PCIE_LC_STATE4__LC_PREV_STATE18__SHIFT 0x10 827 #define PCIE_LC_STATE4__LC_PREV_STATE19__SHIFT 0x18 828 #define PCIE_LC_STATE4__LC_PREV_STATE16_MASK 0x0000003FL 829 #define PCIE_LC_STATE4__LC_PREV_STATE17_MASK 0x00003F00L 830 #define PCIE_LC_STATE4__LC_PREV_STATE18_MASK 0x003F0000L 831 #define PCIE_LC_STATE4__LC_PREV_STATE19_MASK 0x3F000000L 832 //PCIE_LC_STATE5 833 #define PCIE_LC_STATE5__LC_PREV_STATE20__SHIFT 0x0 834 #define PCIE_LC_STATE5__LC_PREV_STATE21__SHIFT 0x8 835 #define PCIE_LC_STATE5__LC_PREV_STATE22__SHIFT 0x10 836 #define PCIE_LC_STATE5__LC_PREV_STATE23__SHIFT 0x18 837 #define PCIE_LC_STATE5__LC_PREV_STATE20_MASK 0x0000003FL 838 #define PCIE_LC_STATE5__LC_PREV_STATE21_MASK 0x00003F00L 839 #define PCIE_LC_STATE5__LC_PREV_STATE22_MASK 0x003F0000L 840 #define PCIE_LC_STATE5__LC_PREV_STATE23_MASK 0x3F000000L 841 //PCIE_LC_LINK_MANAGEMENT_CNTL2 842 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__LOW_BW_HINT__SHIFT 0x0 843 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__HIGH_BW_HINT__SHIFT 0x1 844 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_COUNT__SHIFT 0x2 845 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_MODE__SHIFT 0x5 846 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_TX_EN__SHIFT 0x6 847 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_RX_EN__SHIFT 0x7 848 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__LOW_BW_THRESHOLD__SHIFT 0x10 849 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__HIGH_BW_THRESHOLD__SHIFT 0x14 850 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__LOW_BW_THRESHOLD_G2__SHIFT 0x18 851 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__HIGH_BW_THRESHOLD_G2__SHIFT 0x1c 852 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__LOW_BW_HINT_MASK 0x00000001L 853 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__HIGH_BW_HINT_MASK 0x00000002L 854 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_COUNT_MASK 0x0000001CL 855 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_MODE_MASK 0x00000020L 856 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_TX_EN_MASK 0x00000040L 857 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__BW_HINT_RX_EN_MASK 0x00000080L 858 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__LOW_BW_THRESHOLD_MASK 0x000F0000L 859 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__HIGH_BW_THRESHOLD_MASK 0x00F00000L 860 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__LOW_BW_THRESHOLD_G2_MASK 0x0F000000L 861 #define PCIE_LC_LINK_MANAGEMENT_CNTL2__HIGH_BW_THRESHOLD_G2_MASK 0xF0000000L 862 //PCIE_LC_CNTL2 863 #define PCIE_LC_CNTL2__LC_TIMED_OUT_STATE__SHIFT 0x0 864 #define PCIE_LC_CNTL2__LC_STATE_TIMED_OUT__SHIFT 0x6 865 #define PCIE_LC_CNTL2__LC_LOOK_FOR_BW_REDUCTION__SHIFT 0x7 866 #define PCIE_LC_CNTL2__LC_MORE_TS2_EN__SHIFT 0x8 867 #define PCIE_LC_CNTL2__LC_X12_NEGOTIATION_DIS__SHIFT 0x9 868 #define PCIE_LC_CNTL2__LC_LINK_UP_REVERSAL_EN__SHIFT 0xa 869 #define PCIE_LC_CNTL2__LC_ILLEGAL_STATE__SHIFT 0xb 870 #define PCIE_LC_CNTL2__LC_ILLEGAL_STATE_RESTART_EN__SHIFT 0xc 871 #define PCIE_LC_CNTL2__LC_WAIT_FOR_OTHER_LANES_MODE__SHIFT 0xd 872 #define PCIE_LC_CNTL2__LC_ELEC_IDLE_MODE__SHIFT 0xe 873 #define PCIE_LC_CNTL2__LC_DISABLE_INFERRED_ELEC_IDLE_DET__SHIFT 0x10 874 #define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L1__SHIFT 0x11 875 #define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L23__SHIFT 0x12 876 #define PCIE_LC_CNTL2__LC_CONSECUTIVE_EIOS_RESET_EN__SHIFT 0x13 877 #define PCIE_LC_CNTL2__LC_BLOCK_EL_IDLE_IN_L0__SHIFT 0x14 878 #define PCIE_LC_CNTL2__LC_RCV_L0_TO_RCV_L0S_DIS__SHIFT 0x15 879 #define PCIE_LC_CNTL2__LC_ASSERT_INACTIVE_DURING_HOLD__SHIFT 0x16 880 #define PCIE_LC_CNTL2__LC_WAIT_FOR_LANES_IN_LW_NEG__SHIFT 0x17 881 #define PCIE_LC_CNTL2__LC_PWR_DOWN_NEG_OFF_LANES__SHIFT 0x19 882 #define PCIE_LC_CNTL2__LC_DISABLE_LOST_SYM_LOCK_ARCS__SHIFT 0x1a 883 #define PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b 884 #define PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE__SHIFT 0x1c 885 #define PCIE_LC_CNTL2__LC_TEST_TIMER_SEL__SHIFT 0x1d 886 #define PCIE_LC_CNTL2__LC_ENABLE_INFERRED_ELEC_IDLE_FOR_PI__SHIFT 0x1f 887 #define PCIE_LC_CNTL2__LC_TIMED_OUT_STATE_MASK 0x0000003FL 888 #define PCIE_LC_CNTL2__LC_STATE_TIMED_OUT_MASK 0x00000040L 889 #define PCIE_LC_CNTL2__LC_LOOK_FOR_BW_REDUCTION_MASK 0x00000080L 890 #define PCIE_LC_CNTL2__LC_MORE_TS2_EN_MASK 0x00000100L 891 #define PCIE_LC_CNTL2__LC_X12_NEGOTIATION_DIS_MASK 0x00000200L 892 #define PCIE_LC_CNTL2__LC_LINK_UP_REVERSAL_EN_MASK 0x00000400L 893 #define PCIE_LC_CNTL2__LC_ILLEGAL_STATE_MASK 0x00000800L 894 #define PCIE_LC_CNTL2__LC_ILLEGAL_STATE_RESTART_EN_MASK 0x00001000L 895 #define PCIE_LC_CNTL2__LC_WAIT_FOR_OTHER_LANES_MODE_MASK 0x00002000L 896 #define PCIE_LC_CNTL2__LC_ELEC_IDLE_MODE_MASK 0x0000C000L 897 #define PCIE_LC_CNTL2__LC_DISABLE_INFERRED_ELEC_IDLE_DET_MASK 0x00010000L 898 #define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L1_MASK 0x00020000L 899 #define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L23_MASK 0x00040000L 900 #define PCIE_LC_CNTL2__LC_CONSECUTIVE_EIOS_RESET_EN_MASK 0x00080000L 901 #define PCIE_LC_CNTL2__LC_BLOCK_EL_IDLE_IN_L0_MASK 0x00100000L 902 #define PCIE_LC_CNTL2__LC_RCV_L0_TO_RCV_L0S_DIS_MASK 0x00200000L 903 #define PCIE_LC_CNTL2__LC_ASSERT_INACTIVE_DURING_HOLD_MASK 0x00400000L 904 #define PCIE_LC_CNTL2__LC_WAIT_FOR_LANES_IN_LW_NEG_MASK 0x01800000L 905 #define PCIE_LC_CNTL2__LC_PWR_DOWN_NEG_OFF_LANES_MASK 0x02000000L 906 #define PCIE_LC_CNTL2__LC_DISABLE_LOST_SYM_LOCK_ARCS_MASK 0x04000000L 907 #define PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x08000000L 908 #define PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE_MASK 0x10000000L 909 #define PCIE_LC_CNTL2__LC_TEST_TIMER_SEL_MASK 0x60000000L 910 #define PCIE_LC_CNTL2__LC_ENABLE_INFERRED_ELEC_IDLE_FOR_PI_MASK 0x80000000L 911 //PCIE_LC_BW_CHANGE_CNTL 912 #define PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN__SHIFT 0x0 913 #define PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE__SHIFT 0x1 914 #define PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE__SHIFT 0x2 915 #define PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE__SHIFT 0x3 916 #define PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE__SHIFT 0x4 917 #define PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG__SHIFT 0x5 918 #define PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE__SHIFT 0x6 919 #define PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE__SHIFT 0x7 920 #define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER__SHIFT 0x8 921 #define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED__SHIFT 0x9 922 #define PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE__SHIFT 0xa 923 #define PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL__SHIFT 0xb 924 #define PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN_MASK 0x00000001L 925 #define PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE_MASK 0x00000002L 926 #define PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x00000004L 927 #define PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE_MASK 0x00000008L 928 #define PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x00000010L 929 #define PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x00000020L 930 #define PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x00000040L 931 #define PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x00000080L 932 #define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x00000100L 933 #define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x00000200L 934 #define PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x00000400L 935 #define PCIE_LC_BW_CHANGE_CNTL__LC_SPEED_NEG_UNSUCCESSFUL_MASK 0x00000800L 936 //PCIE_LC_CDR_CNTL 937 #define PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF__SHIFT 0x0 938 #define PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS__SHIFT 0xc 939 #define PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE__SHIFT 0x18 940 #define PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0x00000FFFL 941 #define PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0x00FFF000L 942 #define PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x03000000L 943 //PCIE_LC_LANE_CNTL 944 #define PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0 945 #define PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0x0000FFFFL 946 //PCIE_LC_CNTL3 947 #define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0 948 #define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1 949 #define PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3 950 #define PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4 951 #define PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5 952 #define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6 953 #define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8 954 #define PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9 955 #define PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa 956 #define PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb 957 #define PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN__SHIFT 0xc 958 #define PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ__SHIFT 0xd 959 #define PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE__SHIFT 0xe 960 #define PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN__SHIFT 0xf 961 #define PCIE_LC_CNTL3__LC_CHIP_BIF_USB_IDLE_EN__SHIFT 0x10 962 #define PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11 963 #define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12 964 #define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13 965 #define PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15 966 #define PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT__SHIFT 0x16 967 #define PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17 968 #define PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18 969 #define PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a 970 #define PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e 971 #define PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS__SHIFT 0x1f 972 #define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x00000001L 973 #define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x00000006L 974 #define PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x00000008L 975 #define PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x00000010L 976 #define PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x00000020L 977 #define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x000000C0L 978 #define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000100L 979 #define PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x00000200L 980 #define PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x00000400L 981 #define PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x00000800L 982 #define PCIE_LC_CNTL3__LC_LINK_DOWN_SPD_CHG_EN_MASK 0x00001000L 983 #define PCIE_LC_CNTL3__LC_CLR_DELAY_DLLP_WHEN_NO_AUTO_EQ_MASK 0x00002000L 984 #define PCIE_LC_CNTL3__LC_MULT_AUTO_SPD_CHG_ON_LAST_RATE_MASK 0x00004000L 985 #define PCIE_LC_CNTL3__LC_RST_FAILING_SPD_CHANGE_CNT_ON_SUCCESS_EN_MASK 0x00008000L 986 #define PCIE_LC_CNTL3__LC_CHIP_BIF_USB_IDLE_EN_MASK 0x00010000L 987 #define PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x00020000L 988 #define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x00040000L 989 #define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x00180000L 990 #define PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x00200000L 991 #define PCIE_LC_CNTL3__LC_POWERDOWN_P0_WAIT_FOR_REFCLKACK_ON_L1_EXIT_MASK 0x00400000L 992 #define PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x00800000L 993 #define PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x03000000L 994 #define PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3C000000L 995 #define PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000L 996 #define PCIE_LC_CNTL3__LC_AUTO_RECOVERY_DIS_MASK 0x80000000L 997 //PCIE_LC_CNTL4 998 #define PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR__SHIFT 0x0 999 #define PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK__SHIFT 0x2 1000 #define PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE__SHIFT 0x3 1001 #define PCIE_LC_CNTL4__LC_L1_POWERDOWN__SHIFT 0x4 1002 #define PCIE_LC_CNTL4__LC_P2_ENTRY__SHIFT 0x5 1003 #define PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6 1004 #define PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE__SHIFT 0x7 1005 #define PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x8 1006 #define PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN__SHIFT 0x9 1007 #define PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa 1008 #define PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN__SHIFT 0xb 1009 #define PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG__SHIFT 0xc 1010 #define PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd 1011 #define PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe 1012 #define PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE__SHIFT 0xf 1013 #define PCIE_LC_CNTL4__LC_GO_TO_RECOVERY_ANY_UNEXPECTED_EIOS__SHIFT 0x10 1014 #define PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x11 1015 #define PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x12 1016 #define PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT__SHIFT 0x13 1017 #define PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK__SHIFT 0x15 1018 #define PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16 1019 #define PCIE_LC_CNTL4__LC_TX_SWING__SHIFT 0x17 1020 #define PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18 1021 #define PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19 1022 #define PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a 1023 #define PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x00000003L 1024 #define PCIE_LC_CNTL4__LC_DIS_CONTIG_END_SET_CHECK_MASK 0x00000004L 1025 #define PCIE_LC_CNTL4__LC_DIS_ASPM_L1_IN_SPEED_CHANGE_MASK 0x00000008L 1026 #define PCIE_LC_CNTL4__LC_L1_POWERDOWN_MASK 0x00000010L 1027 #define PCIE_LC_CNTL4__LC_P2_ENTRY_MASK 0x00000020L 1028 #define PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x00000040L 1029 #define PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MODE_MASK 0x00000080L 1030 #define PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x00000100L 1031 #define PCIE_LC_CNTL4__LC_WAIT_FOR_COEFF_IN_RLOCK_EN_MASK 0x00000200L 1032 #define PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x00000400L 1033 #define PCIE_LC_CNTL4__LC_DEFER_SKIP_FOR_EIEOS_EN_MASK 0x00000800L 1034 #define PCIE_LC_CNTL4__LC_SEND_EIEOS_IN_RCFG_MASK 0x00001000L 1035 #define PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x00002000L 1036 #define PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x00004000L 1037 #define PCIE_LC_CNTL4__LC_WAIT_FOR_TWO_EIEOS_SEQUENCE_MASK 0x00008000L 1038 #define PCIE_LC_CNTL4__LC_GO_TO_RECOVERY_ANY_UNEXPECTED_EIOS_MASK 0x00010000L 1039 #define PCIE_LC_CNTL4__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x00020000L 1040 #define PCIE_LC_CNTL4__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x00040000L 1041 #define PCIE_LC_CNTL4__LC_DYNAMIC_INACTIVE_TS_SELECT_MASK 0x00180000L 1042 #define PCIE_LC_CNTL4__LC_WAIT_FOR_EIEOS_IN_RLOCK_MASK 0x00200000L 1043 #define PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x00400000L 1044 #define PCIE_LC_CNTL4__LC_TX_SWING_MASK 0x00800000L 1045 #define PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x01000000L 1046 #define PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x02000000L 1047 #define PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xFC000000L 1048 //PCIE_LC_CNTL5 1049 #define PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE__SHIFT 0x0 1050 #define PCIE_LC_CNTL5__LC_LOCAL_PRESET__SHIFT 0x2 1051 #define PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR__SHIFT 0x6 1052 #define PCIE_LC_CNTL5__LC_LOCAL_CURSOR__SHIFT 0xa 1053 #define PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR__SHIFT 0x10 1054 #define PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET__SHIFT 0x15 1055 #define PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL__SHIFT 0x16 1056 #define PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS__SHIFT 0x18 1057 #define PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE__SHIFT 0x19 1058 #define PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS__SHIFT 0x1a 1059 #define PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST__SHIFT 0x1b 1060 #define PCIE_LC_CNTL5__LC_WAIT_IN_DETECT__SHIFT 0x1c 1061 #define PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE__SHIFT 0x1d 1062 #define PCIE_LC_CNTL5__LC_LOCAL_EQ_SETTINGS_RATE_MASK 0x00000003L 1063 #define PCIE_LC_CNTL5__LC_LOCAL_PRESET_MASK 0x0000003CL 1064 #define PCIE_LC_CNTL5__LC_LOCAL_PRE_CURSOR_MASK 0x000003C0L 1065 #define PCIE_LC_CNTL5__LC_LOCAL_CURSOR_MASK 0x0000FC00L 1066 #define PCIE_LC_CNTL5__LC_LOCAL_POST_CURSOR_MASK 0x001F0000L 1067 #define PCIE_LC_CNTL5__LC_LOCAL_USE_PRESET_MASK 0x00200000L 1068 #define PCIE_LC_CNTL5__LC_SAFE_RECOVER_CNTL_MASK 0x00C00000L 1069 #define PCIE_LC_CNTL5__LC_DSC_EQ_FS_LF_INVALID_TO_PRESETS_MASK 0x01000000L 1070 #define PCIE_LC_CNTL5__LC_TX_SWING_OVERRIDE_MASK 0x02000000L 1071 #define PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_MASK 0x04000000L 1072 #define PCIE_LC_CNTL5__LC_ACCEPT_ALL_PRESETS_TEST_MASK 0x08000000L 1073 #define PCIE_LC_CNTL5__LC_WAIT_IN_DETECT_MASK 0x10000000L 1074 #define PCIE_LC_CNTL5__LC_HOLD_TRAINING_MODE_MASK 0xE0000000L 1075 //PCIE_LC_FORCE_COEFF 1076 #define PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT__SHIFT 0x0 1077 #define PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT__SHIFT 0x1 1078 #define PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT__SHIFT 0x7 1079 #define PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT__SHIFT 0xd 1080 #define PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT__SHIFT 0x13 1081 #define PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN__SHIFT 0x14 1082 #define PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_8GT_MASK 0x00000001L 1083 #define PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_8GT_MASK 0x0000007EL 1084 #define PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_8GT_MASK 0x00001F80L 1085 #define PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_8GT_MASK 0x0007E000L 1086 #define PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_8GT_MASK 0x00080000L 1087 #define PCIE_LC_FORCE_COEFF__LC_PRESET_10_EN_MASK 0x00100000L 1088 //PCIE_LC_BEST_EQ_SETTINGS 1089 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0 1090 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4 1091 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa 1092 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10 1093 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16 1094 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE__SHIFT 0x1e 1095 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0x0000000FL 1096 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x000003F0L 1097 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0x0000FC00L 1098 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x003F0000L 1099 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3FC00000L 1100 #define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_SETTINGS_RATE_MASK 0xC0000000L 1101 //PCIE_LC_FORCE_EQ_REQ_COEFF 1102 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT__SHIFT 0x0 1103 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT__SHIFT 0x1 1104 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT__SHIFT 0x7 1105 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT__SHIFT 0xd 1106 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT__SHIFT 0x13 1107 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT__SHIFT 0x19 1108 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_8GT_MASK 0x00000001L 1109 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_8GT_MASK 0x0000007EL 1110 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_8GT_MASK 0x00001F80L 1111 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_8GT_MASK 0x0007E000L 1112 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_8GT_MASK 0x01F80000L 1113 #define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_8GT_MASK 0x7E000000L 1114 //PCIE_LC_CNTL6 1115 #define PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT__SHIFT 0x0 1116 #define PCIE_LC_CNTL6__LC_SPC_MODE_5GT__SHIFT 0x2 1117 #define PCIE_LC_CNTL6__LC_SPC_MODE_8GT__SHIFT 0x4 1118 #define PCIE_LC_CNTL6__LC_SPC_MODE_16GT__SHIFT 0x6 1119 #define PCIE_LC_CNTL6__LC_SPC_MODE_32GT__SHIFT 0x8 1120 #define PCIE_LC_CNTL6__LC_SRIS_EN__SHIFT 0xc 1121 #define PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS__SHIFT 0xd 1122 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN__SHIFT 0x14 1123 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR__SHIFT 0x15 1124 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE__SHIFT 0x17 1125 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE__SHIFT 0x19 1126 #define PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN__SHIFT 0x1a 1127 #define PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE__SHIFT 0x1b 1128 #define PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE__SHIFT 0x1d 1129 #define PCIE_LC_CNTL6__LC_RETIMER_PRESENCE__SHIFT 0x1e 1130 #define PCIE_LC_CNTL6__LC_SPC_MODE_2P5GT_MASK 0x00000003L 1131 #define PCIE_LC_CNTL6__LC_SPC_MODE_5GT_MASK 0x0000000CL 1132 #define PCIE_LC_CNTL6__LC_SPC_MODE_8GT_MASK 0x00000030L 1133 #define PCIE_LC_CNTL6__LC_SPC_MODE_16GT_MASK 0x000000C0L 1134 #define PCIE_LC_CNTL6__LC_SPC_MODE_32GT_MASK 0x00000300L 1135 #define PCIE_LC_CNTL6__LC_SRIS_EN_MASK 0x00001000L 1136 #define PCIE_LC_CNTL6__LC_SRNS_SKIP_IN_SRIS_MASK 0x0003E000L 1137 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_EN_MASK 0x00100000L 1138 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_FACTOR_MASK 0x00600000L 1139 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_MODE_MASK 0x01800000L 1140 #define PCIE_LC_CNTL6__LC_SRIS_AUTODETECT_OUT_OF_RANGE_MASK 0x02000000L 1141 #define PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_EN_MASK 0x04000000L 1142 #define PCIE_LC_CNTL6__LC_OVERRIDE_RETIMER_PRESENCE_MASK 0x18000000L 1143 #define PCIE_LC_CNTL6__LC_IGNORE_RETIMER_PRESENCE_MASK 0x20000000L 1144 #define PCIE_LC_CNTL6__LC_RETIMER_PRESENCE_MASK 0xC0000000L 1145 //PCIE_LC_CNTL7 1146 #define PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE__SHIFT 0x0 1147 #define PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG__SHIFT 0x1 1148 #define PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN__SHIFT 0x2 1149 #define PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI__SHIFT 0x3 1150 #define PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN__SHIFT 0x4 1151 #define PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0__SHIFT 0x5 1152 #define PCIE_LC_CNTL7__LC_LOCK_REVERSAL__SHIFT 0x6 1153 #define PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS__SHIFT 0x7 1154 #define PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK__SHIFT 0x8 1155 #define PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN__SHIFT 0x9 1156 #define PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG__SHIFT 0xa 1157 #define PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN__SHIFT 0xb 1158 #define PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1__SHIFT 0xc 1159 #define PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL__SHIFT 0xd 1160 #define PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE__SHIFT 0x15 1161 #define PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN__SHIFT 0x16 1162 #define PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN__SHIFT 0x17 1163 #define PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT__SHIFT 0x18 1164 #define PCIE_LC_CNTL7__LC_ESM_RATES__SHIFT 0x19 1165 #define PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE__SHIFT 0x1b 1166 #define PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE__SHIFT 0x1c 1167 #define PCIE_LC_CNTL7__LC_ESM_REDO_INIT__SHIFT 0x1d 1168 #define PCIE_LC_CNTL7__LC_MULTIPORT_ESM__SHIFT 0x1e 1169 #define PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE__SHIFT 0x1f 1170 #define PCIE_LC_CNTL7__LC_EXPECTED_TS2_CFG_COMPLETE_MASK 0x00000001L 1171 #define PCIE_LC_CNTL7__LC_IGNORE_NON_CONTIG_SETS_IN_RCFG_MASK 0x00000002L 1172 #define PCIE_LC_CNTL7__LC_ROBUST_TRAINING_BIT_CHK_EN_MASK 0x00000004L 1173 #define PCIE_LC_CNTL7__LC_RESET_TS_COUNT_ON_EI_MASK 0x00000008L 1174 #define PCIE_LC_CNTL7__LC_NBIF_ASPM_INPUT_EN_MASK 0x00000010L 1175 #define PCIE_LC_CNTL7__LC_CLEAR_REVERSE_ATTEMPT_IN_L0_MASK 0x00000020L 1176 #define PCIE_LC_CNTL7__LC_LOCK_REVERSAL_MASK 0x00000040L 1177 #define PCIE_LC_CNTL7__LC_FORCE_RX_EQ_IN_PROGRESS_MASK 0x00000080L 1178 #define PCIE_LC_CNTL7__LC_EVER_IDLE_TO_RLOCK_MASK 0x00000100L 1179 #define PCIE_LC_CNTL7__LC_RXEQEVAL_AFTER_TIMEOUT_EN_MASK 0x00000200L 1180 #define PCIE_LC_CNTL7__LC_WAIT_FOR_LANES_IN_CONFIG_MASK 0x00000400L 1181 #define PCIE_LC_CNTL7__LC_REQ_COEFFS_FOR_TXMARGIN_EN_MASK 0x00000800L 1182 #define PCIE_LC_CNTL7__LC_ESM_WAIT_FOR_PLL_INIT_DONE_L1_MASK 0x00001000L 1183 #define PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_INTERVAL_MASK 0x001FE000L 1184 #define PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_MODE_MASK 0x00200000L 1185 #define PCIE_LC_CNTL7__LC_SCHEDULED_RXEQEVAL_UPCONFIG_EN_MASK 0x00400000L 1186 #define PCIE_LC_CNTL7__LC_LINK_MANAGEMENT_EN_MASK 0x00800000L 1187 #define PCIE_LC_CNTL7__LC_AUTO_REJECT_AFTER_TIMEOUT_MASK 0x01000000L 1188 #define PCIE_LC_CNTL7__LC_ESM_RATES_MASK 0x06000000L 1189 #define PCIE_LC_CNTL7__LC_ESM_PLL_INIT_STATE_MASK 0x08000000L 1190 #define PCIE_LC_CNTL7__LC_ESM_PLL_INIT_DONE_MASK 0x10000000L 1191 #define PCIE_LC_CNTL7__LC_ESM_REDO_INIT_MASK 0x20000000L 1192 #define PCIE_LC_CNTL7__LC_MULTIPORT_ESM_MASK 0x40000000L 1193 #define PCIE_LC_CNTL7__LC_ESM_ENTRY_MODE_MASK 0x80000000L 1194 //PCIE_LC_LINK_MANAGEMENT_STATUS 1195 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_SPEED_UPDATE__SHIFT 0x0 1196 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x1 1197 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_SPEED_SUPPORT_UPDATE__SHIFT 0x2 1198 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_WIDTH_UPDATE__SHIFT 0x3 1199 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_WIDTH_CHANGE_ATTEMPT_FAILED__SHIFT 0x4 1200 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_WIDTH_SUPPORT_UPDATE__SHIFT 0x5 1201 #define PCIE_LC_LINK_MANAGEMENT_STATUS__POWER_DOWN_COMMAND_COMPLETE__SHIFT 0x6 1202 #define PCIE_LC_LINK_MANAGEMENT_STATUS__BANDWIDTH_UPDATE__SHIFT 0x7 1203 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_POWER_STATE_CHANGE__SHIFT 0x8 1204 #define PCIE_LC_LINK_MANAGEMENT_STATUS__BW_REQUIREMENT_HINT__SHIFT 0x9 1205 #define PCIE_LC_LINK_MANAGEMENT_STATUS__EQUALIZATION_REQUEST__SHIFT 0xa 1206 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_ESM_REQUEST__SHIFT 0xb 1207 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LOW_SPEED_REQD_IMMEDIATE__SHIFT 0xc 1208 #define PCIE_LC_LINK_MANAGEMENT_STATUS__ESTABLISH_ESM_PLL_SETTINGS__SHIFT 0xd 1209 #define PCIE_LC_LINK_MANAGEMENT_STATUS__TRAINING_SET_MESSAGE_RCVD__SHIFT 0xf 1210 #define PCIE_LC_LINK_MANAGEMENT_STATUS__SAVE_RESTORE_EQ_SETTINGS_CHANGED__SHIFT 0x10 1211 #define PCIE_LC_LINK_MANAGEMENT_STATUS__SAVE_RESTORE_RE_RESTORE_NEEDED__SHIFT 0x11 1212 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_REQUIRES_HIGHER_SPEED__SHIFT 0x12 1213 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH__SHIFT 0x13 1214 #define PCIE_LC_LINK_MANAGEMENT_STATUS__SAFE_RECOVER_SW_EVENT__SHIFT 0x14 1215 #define PCIE_LC_LINK_MANAGEMENT_STATUS__FAAE_EQUALIZATION_ENTERED__SHIFT 0x15 1216 #define PCIE_LC_LINK_MANAGEMENT_STATUS__FAAE_EVALUATION_READY__SHIFT 0x16 1217 #define PCIE_LC_LINK_MANAGEMENT_STATUS__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ__SHIFT 0x17 1218 #define PCIE_LC_LINK_MANAGEMENT_STATUS__BW_REQUIREMENT_MONITOR__SHIFT 0x1b 1219 #define PCIE_LC_LINK_MANAGEMENT_STATUS__ARBMUX_GEN_SUB_EVENTS__SHIFT 0x1c 1220 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_SPEED_UPDATE_MASK 0x00000001L 1221 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000002L 1222 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK 0x00000004L 1223 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_WIDTH_UPDATE_MASK 0x00000008L 1224 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK 0x00000010L 1225 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK 0x00000020L 1226 #define PCIE_LC_LINK_MANAGEMENT_STATUS__POWER_DOWN_COMMAND_COMPLETE_MASK 0x00000040L 1227 #define PCIE_LC_LINK_MANAGEMENT_STATUS__BANDWIDTH_UPDATE_MASK 0x00000080L 1228 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_POWER_STATE_CHANGE_MASK 0x00000100L 1229 #define PCIE_LC_LINK_MANAGEMENT_STATUS__BW_REQUIREMENT_HINT_MASK 0x00000200L 1230 #define PCIE_LC_LINK_MANAGEMENT_STATUS__EQUALIZATION_REQUEST_MASK 0x00000400L 1231 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_ESM_REQUEST_MASK 0x00000800L 1232 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LOW_SPEED_REQD_IMMEDIATE_MASK 0x00001000L 1233 #define PCIE_LC_LINK_MANAGEMENT_STATUS__ESTABLISH_ESM_PLL_SETTINGS_MASK 0x00002000L 1234 #define PCIE_LC_LINK_MANAGEMENT_STATUS__TRAINING_SET_MESSAGE_RCVD_MASK 0x00008000L 1235 #define PCIE_LC_LINK_MANAGEMENT_STATUS__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK 0x00010000L 1236 #define PCIE_LC_LINK_MANAGEMENT_STATUS__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK 0x00020000L 1237 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK 0x00040000L 1238 #define PCIE_LC_LINK_MANAGEMENT_STATUS__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK 0x00080000L 1239 #define PCIE_LC_LINK_MANAGEMENT_STATUS__SAFE_RECOVER_SW_EVENT_MASK 0x00100000L 1240 #define PCIE_LC_LINK_MANAGEMENT_STATUS__FAAE_EQUALIZATION_ENTERED_MASK 0x00200000L 1241 #define PCIE_LC_LINK_MANAGEMENT_STATUS__FAAE_EVALUATION_READY_MASK 0x00400000L 1242 #define PCIE_LC_LINK_MANAGEMENT_STATUS__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK 0x00800000L 1243 #define PCIE_LC_LINK_MANAGEMENT_STATUS__BW_REQUIREMENT_MONITOR_MASK 0x08000000L 1244 #define PCIE_LC_LINK_MANAGEMENT_STATUS__ARBMUX_GEN_SUB_EVENTS_MASK 0x10000000L 1245 //PCIE_LC_LINK_MANAGEMENT_MASK 1246 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK__SHIFT 0x0 1247 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x1 1248 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK__SHIFT 0x2 1249 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK__SHIFT 0x3 1250 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK__SHIFT 0x4 1251 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK__SHIFT 0x5 1252 #define PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK__SHIFT 0x6 1253 #define PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK__SHIFT 0x7 1254 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK__SHIFT 0x8 1255 #define PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK__SHIFT 0x9 1256 #define PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK__SHIFT 0xa 1257 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK__SHIFT 0xb 1258 #define PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK__SHIFT 0xc 1259 #define PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK__SHIFT 0xd 1260 #define PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK__SHIFT 0xf 1261 #define PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK__SHIFT 0x10 1262 #define PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK__SHIFT 0x11 1263 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK__SHIFT 0x12 1264 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK__SHIFT 0x13 1265 #define PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK__SHIFT 0x14 1266 #define PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK__SHIFT 0x15 1267 #define PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK__SHIFT 0x16 1268 #define PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK__SHIFT 0x17 1269 #define PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_MONITOR_MASK__SHIFT 0x1b 1270 #define PCIE_LC_LINK_MANAGEMENT_MASK__ARBMUX_GEN_SUB_EVENTS_MASK__SHIFT 0x1c 1271 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_UPDATE_MASK_MASK 0x00000001L 1272 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_SPEED_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000002L 1273 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_SPEED_SUPPORT_UPDATE_MASK_MASK 0x00000004L 1274 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_UPDATE_MASK_MASK 0x00000008L 1275 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_WIDTH_CHANGE_ATTEMPT_FAILED_MASK_MASK 0x00000010L 1276 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_WIDTH_SUPPORT_UPDATE_MASK_MASK 0x00000020L 1277 #define PCIE_LC_LINK_MANAGEMENT_MASK__POWER_DOWN_COMMAND_COMPLETE_MASK_MASK 0x00000040L 1278 #define PCIE_LC_LINK_MANAGEMENT_MASK__BANDWIDTH_UPDATE_MASK_MASK 0x00000080L 1279 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_POWER_STATE_CHANGE_MASK_MASK 0x00000100L 1280 #define PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_HINT_MASK_MASK 0x00000200L 1281 #define PCIE_LC_LINK_MANAGEMENT_MASK__EQUALIZATION_REQUEST_MASK_MASK 0x00000400L 1282 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_ESM_REQUEST_MASK_MASK 0x00000800L 1283 #define PCIE_LC_LINK_MANAGEMENT_MASK__LOW_SPEED_REQD_IMMEDIATE_MASK_MASK 0x00001000L 1284 #define PCIE_LC_LINK_MANAGEMENT_MASK__ESTABLISH_ESM_PLL_SETTINGS_MASK_MASK 0x00002000L 1285 #define PCIE_LC_LINK_MANAGEMENT_MASK__TRAINING_SET_MESSAGE_RCVD_MASK_MASK 0x00008000L 1286 #define PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_EQ_SETTINGS_CHANGED_MASK_MASK 0x00010000L 1287 #define PCIE_LC_LINK_MANAGEMENT_MASK__SAVE_RESTORE_RE_RESTORE_NEEDED_MASK_MASK 0x00020000L 1288 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_HIGHER_SPEED_MASK_MASK 0x00040000L 1289 #define PCIE_LC_LINK_MANAGEMENT_MASK__LINK_PARTNER_REQUIRES_WIDER_LINK_WIDTH_MASK_MASK 0x00080000L 1290 #define PCIE_LC_LINK_MANAGEMENT_MASK__SAFE_RECOVER_SW_EVENT_MASK_MASK 0x00100000L 1291 #define PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EQUALIZATION_ENTERED_MASK_MASK 0x00200000L 1292 #define PCIE_LC_LINK_MANAGEMENT_MASK__FAAE_EVALUATION_READY_MASK_MASK 0x00400000L 1293 #define PCIE_LC_LINK_MANAGEMENT_MASK__RETRAIN_TARGET_LINK_SPEED_CHANGE_LIMITED_BY_EQ_MASK_MASK 0x00800000L 1294 #define PCIE_LC_LINK_MANAGEMENT_MASK__BW_REQUIREMENT_MONITOR_MASK_MASK 0x08000000L 1295 #define PCIE_LC_LINK_MANAGEMENT_MASK__ARBMUX_GEN_SUB_EVENTS_MASK_MASK 0x10000000L 1296 //PCIE_LC_LINK_MANAGEMENT_CNTL 1297 #define PCIE_LC_LINK_MANAGEMENT_CNTL__FAR_END_WIDTH_SUPPORT__SHIFT 0x0 1298 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_POWER_STATE__SHIFT 0x3 1299 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_POWER_STATE_MASK__SHIFT 0x8 1300 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_DOWN_POWER_STATE_MASK__SHIFT 0xc 1301 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_UP__SHIFT 0xd 1302 #define PCIE_LC_LINK_MANAGEMENT_CNTL__PORT_POWERED_DOWN__SHIFT 0xe 1303 #define PCIE_LC_LINK_MANAGEMENT_CNTL__SPC_MODE__SHIFT 0xf 1304 #define PCIE_LC_LINK_MANAGEMENT_CNTL__CLOCK_RATE__SHIFT 0x11 1305 #define PCIE_LC_LINK_MANAGEMENT_CNTL__QUIESCE_RCVD__SHIFT 0x14 1306 #define PCIE_LC_LINK_MANAGEMENT_CNTL__QUIESCE_SENT__SHIFT 0x15 1307 #define PCIE_LC_LINK_MANAGEMENT_CNTL__REQ_EQ_RCVD__SHIFT 0x16 1308 #define PCIE_LC_LINK_MANAGEMENT_CNTL__REQ_EQ_SENT__SHIFT 0x17 1309 #define PCIE_LC_LINK_MANAGEMENT_CNTL__EQ_REQ_RCVD_8GT__SHIFT 0x18 1310 #define PCIE_LC_LINK_MANAGEMENT_CNTL__EQ_REQ_RCVD_16GT__SHIFT 0x19 1311 #define PCIE_LC_LINK_MANAGEMENT_CNTL__EQ_REQ_RCVD_32GT__SHIFT 0x1a 1312 #define PCIE_LC_LINK_MANAGEMENT_CNTL__FAR_END_WIDTH_SUPPORT_MASK 0x00000007L 1313 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_POWER_STATE_MASK 0x000000F8L 1314 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_POWER_STATE_MASK_MASK 0x00000F00L 1315 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_DOWN_POWER_STATE_MASK_MASK 0x00001000L 1316 #define PCIE_LC_LINK_MANAGEMENT_CNTL__LINK_UP_MASK 0x00002000L 1317 #define PCIE_LC_LINK_MANAGEMENT_CNTL__PORT_POWERED_DOWN_MASK 0x00004000L 1318 #define PCIE_LC_LINK_MANAGEMENT_CNTL__SPC_MODE_MASK 0x00018000L 1319 #define PCIE_LC_LINK_MANAGEMENT_CNTL__CLOCK_RATE_MASK 0x000E0000L 1320 #define PCIE_LC_LINK_MANAGEMENT_CNTL__QUIESCE_RCVD_MASK 0x00100000L 1321 #define PCIE_LC_LINK_MANAGEMENT_CNTL__QUIESCE_SENT_MASK 0x00200000L 1322 #define PCIE_LC_LINK_MANAGEMENT_CNTL__REQ_EQ_RCVD_MASK 0x00400000L 1323 #define PCIE_LC_LINK_MANAGEMENT_CNTL__REQ_EQ_SENT_MASK 0x00800000L 1324 #define PCIE_LC_LINK_MANAGEMENT_CNTL__EQ_REQ_RCVD_8GT_MASK 0x01000000L 1325 #define PCIE_LC_LINK_MANAGEMENT_CNTL__EQ_REQ_RCVD_16GT_MASK 0x02000000L 1326 #define PCIE_LC_LINK_MANAGEMENT_CNTL__EQ_REQ_RCVD_32GT_MASK 0x04000000L 1327 //PCIEP_STRAP_LC 1328 #define PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0 1329 #define PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2 1330 #define PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4 1331 #define PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6 1332 #define PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8 1333 #define PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb 1334 #define PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc 1335 #define PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd 1336 #define PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe 1337 #define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf 1338 #define PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10 1339 #define PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE__SHIFT 0x13 1340 #define PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP__SHIFT 0x14 1341 #define PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP__SHIFT 0x15 1342 #define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS__SHIFT 0x16 1343 #define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS__SHIFT 0x17 1344 #define PCIEP_STRAP_LC__STRAP_LC_TRANSMIT_MUX_PAD_SMALL_SKID_ENTRIES_PCLK_CHANGE__SHIFT 0x1e 1345 #define PCIEP_STRAP_LC__STRAP_LC_TRANSMIT_MUX_PAD_SMALL_SKID_ENTRIES__SHIFT 0x1f 1346 #define PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x00000003L 1347 #define PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0x0000000CL 1348 #define PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x00000030L 1349 #define PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0x000000C0L 1350 #define PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x00000700L 1351 #define PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x00000800L 1352 #define PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x00001000L 1353 #define PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x00002000L 1354 #define PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x00004000L 1355 #define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x00008000L 1356 #define PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x00070000L 1357 #define PCIEP_STRAP_LC__STRAP_MARGINING_USES_SOFTWARE_MASK 0x00080000L 1358 #define PCIEP_STRAP_LC__STRAP_RTM1_PRESENCE_DET_SUPP_MASK 0x00100000L 1359 #define PCIEP_STRAP_LC__STRAP_RTM2_PRESENCE_DET_SUPP_MASK 0x00200000L 1360 #define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_16GT_DIS_MASK 0x00400000L 1361 #define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_32GT_DIS_MASK 0x00800000L 1362 #define PCIEP_STRAP_LC__STRAP_LC_TRANSMIT_MUX_PAD_SMALL_SKID_ENTRIES_PCLK_CHANGE_MASK 0x40000000L 1363 #define PCIEP_STRAP_LC__STRAP_LC_TRANSMIT_MUX_PAD_SMALL_SKID_ENTRIES_MASK 0x80000000L 1364 //PCIEP_STRAP_MISC 1365 #define PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0 1366 #define PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1 1367 #define PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2 1368 #define PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3 1369 #define PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5 1370 #define PCIEP_STRAP_MISC__STRAP_CCIX_EN__SHIFT 0x6 1371 #define PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT__SHIFT 0x7 1372 #define PCIEP_STRAP_MISC__STRAP_AP_EN__SHIFT 0x8 1373 #define PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x00000001L 1374 #define PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x00000002L 1375 #define PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x00000004L 1376 #define PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x00000018L 1377 #define PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x00000020L 1378 #define PCIEP_STRAP_MISC__STRAP_CCIX_EN_MASK 0x00000040L 1379 #define PCIEP_STRAP_MISC__STRAP_CCIX_OPT_TLP_FMT_SUPPORT_MASK 0x00000080L 1380 #define PCIEP_STRAP_MISC__STRAP_AP_EN_MASK 0x00000100L 1381 //PCIEP_STRAP_LC2 1382 #define PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED__SHIFT 0x0 1383 #define PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP__SHIFT 0x1 1384 #define PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED__SHIFT 0x3 1385 #define PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME__SHIFT 0x4 1386 #define PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT__SHIFT 0x7 1387 #define PCIEP_STRAP_LC2__STRAP_ESM_MODE_SUPPORTED_MASK 0x00000001L 1388 #define PCIEP_STRAP_LC2__STRAP_ESM_PHY_REACH_LEN_CAP_MASK 0x00000006L 1389 #define PCIEP_STRAP_LC2__STRAP_ESM_RECAL_NEEDED_MASK 0x00000008L 1390 #define PCIEP_STRAP_LC2__STRAP_ESM_CALIB_TIME_MASK 0x00000070L 1391 #define PCIEP_STRAP_LC2__STRAP_ESM_QUICK_EQ_TIMEOUT_MASK 0x00000380L 1392 //PCIE_LC_L1_PM_SUBSTATE 1393 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN__SHIFT 0x0 1394 #define PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE__SHIFT 0x1 1395 #define PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE__SHIFT 0x2 1396 #define PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE__SHIFT 0x3 1397 #define PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE__SHIFT 0x4 1398 #define PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN__SHIFT 0x5 1399 #define PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE__SHIFT 0x6 1400 #define PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE__SHIFT 0x8 1401 #define PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN__SHIFT 0xd 1402 #define PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER__SHIFT 0xe 1403 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT__SHIFT 0xf 1404 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN__SHIFT 0x10 1405 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN__SHIFT 0x14 1406 #define PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT__SHIFT 0x17 1407 #define PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR__SHIFT 0x1a 1408 #define PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE__SHIFT 0x1b 1409 #define PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1__SHIFT 0x1c 1410 #define PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1__SHIFT 0x1d 1411 #define PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN__SHIFT 0x1e 1412 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_SUBSTATES_OVERRIDE_EN_MASK 0x00000001L 1413 #define PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_2_OVERRIDE_MASK 0x00000002L 1414 #define PCIE_LC_L1_PM_SUBSTATE__LC_PCI_PM_L1_1_OVERRIDE_MASK 0x00000004L 1415 #define PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_2_OVERRIDE_MASK 0x00000008L 1416 #define PCIE_LC_L1_PM_SUBSTATE__LC_ASPM_L1_1_OVERRIDE_MASK 0x00000010L 1417 #define PCIE_LC_L1_PM_SUBSTATE__LC_CLKREQ_FILTER_EN_MASK 0x00000020L 1418 #define PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_SCALE_MASK 0x000000C0L 1419 #define PCIE_LC_L1_PM_SUBSTATE__LC_T_POWER_ON_VALUE_MASK 0x00001F00L 1420 #define PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_EN_MASK 0x00002000L 1421 #define PCIE_LC_L1_PM_SUBSTATE__T_POWER_ON_FCH_COPY_TRIGGER_MASK 0x00004000L 1422 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_BLOCK_EXIT_PG_COMMIT_MASK 0x00008000L 1423 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_1_POWERDOWN_MASK 0x00070000L 1424 #define PCIE_LC_L1_PM_SUBSTATE__LC_L1_2_POWERDOWN_MASK 0x00700000L 1425 #define PCIE_LC_L1_PM_SUBSTATE__LC_DEFER_L1_2_EXIT_MASK 0x03800000L 1426 #define PCIE_LC_L1_PM_SUBSTATE__LC_WAKE_FROM_ASPM_L1_ON_PM_CONTROL_CLEAR_MASK 0x04000000L 1427 #define PCIE_LC_L1_PM_SUBSTATE__LC_FORCE_L1_PG_EXIT_ON_REG_WRITE_MASK 0x08000000L 1428 #define PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_1_ABORT_IN_L1_MASK 0x10000000L 1429 #define PCIE_LC_L1_PM_SUBSTATE__LC_QUICK_L1_2_ABORT_IN_L1_MASK 0x20000000L 1430 #define PCIE_LC_L1_PM_SUBSTATE__LC_AUX_COUNT_REFCLK_INCREMENT_EN_MASK 0x40000000L 1431 //PCIE_LC_L1_PM_SUBSTATE2 1432 #define PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME__SHIFT 0x0 1433 #define PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE__SHIFT 0x8 1434 #define PCIE_LC_L1_PM_SUBSTATE2__LC_ABORT_L1_ENTRY_RX_ERROR__SHIFT 0xd 1435 #define PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN__SHIFT 0xe 1436 #define PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE__SHIFT 0xf 1437 #define PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE__SHIFT 0x10 1438 #define PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT__SHIFT 0x1b 1439 #define PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON__SHIFT 0x1c 1440 #define PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2__SHIFT 0x1d 1441 #define PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY__SHIFT 0x1e 1442 #define PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP__SHIFT 0x1f 1443 #define PCIE_LC_L1_PM_SUBSTATE2__LC_CM_RESTORE_TIME_MASK 0x000000FFL 1444 #define PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_SCALE_MASK 0x00000700L 1445 #define PCIE_LC_L1_PM_SUBSTATE2__LC_ABORT_L1_ENTRY_RX_ERROR_MASK 0x00002000L 1446 #define PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_POWERDOWN_MASK 0x00004000L 1447 #define PCIE_LC_L1_PM_SUBSTATE2__LC_AUX_COUNT_REFCLK_INCREMENT_INTERNAL_P2_EDGE_MASK 0x00008000L 1448 #define PCIE_LC_L1_PM_SUBSTATE2__LC_LTR_THRESHOLD_VALUE_MASK 0x03FF0000L 1449 #define PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_POWERDOWN_P2_L1_2_EXIT_MASK 0x08000000L 1450 #define PCIE_LC_L1_PM_SUBSTATE2__LC_DELAY_REFCLK_L1_2_T_POWERON_MASK 0x10000000L 1451 #define PCIE_LC_L1_PM_SUBSTATE2__LC_IGNORE_RX_ELEC_IDLE_IN_L1_2_MASK 0x20000000L 1452 #define PCIE_LC_L1_PM_SUBSTATE2__LC_SKIP_L1_2_POWERDOWN_IN_ABORTED_ENTRY_MASK 0x40000000L 1453 #define PCIE_LC_L1_PM_SUBSTATE2__LC_BLOCK_NEAREND_L1_2_WAKEUP_MASK 0x80000000L 1454 //PCIE_LC_L1_PM_SUBSTATE3 1455 #define PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO__SHIFT 0x0 1456 #define PCIE_LC_L1_PM_SUBSTATE3__T_POWER_ON_FCH_TARGET_ADDRESS_LO_MASK 0xFFFFFFFFL 1457 //PCIE_LC_L1_PM_SUBSTATE4 1458 #define PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI__SHIFT 0x0 1459 #define PCIE_LC_L1_PM_SUBSTATE4__T_POWER_ON_FCH_TARGET_ADDRESS_HI_MASK 0xFFFFFFFFL 1460 //PCIE_LC_L1_PM_SUBSTATE5 1461 #define PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY__SHIFT 0x0 1462 #define PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER__SHIFT 0x8 1463 #define PCIE_LC_L1_PM_SUBSTATE5__LC_ABORT_L1_2_ENTRY_CLKREQ_PULSE__SHIFT 0x12 1464 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DSC_WAKE_FROM_L1_FOR_L23__SHIFT 0x13 1465 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DSC_CLEAR_L23_CONDITIONS_MODE__SHIFT 0x14 1466 #define PCIE_LC_L1_PM_SUBSTATE5__LC_NBIF_ASPM_INPUT_MODE__SHIFT 0x15 1467 #define PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_NEW_GO_TO_PM_EN__SHIFT 0x16 1468 #define PCIE_LC_L1_PM_SUBSTATE5__LC_EXTEND_LC_TX_CLEAR_PM_REQS__SHIFT 0x17 1469 #define PCIE_LC_L1_PM_SUBSTATE5__LC_TX_PM_SIGNALS_IGNORE_HANDSHAKE__SHIFT 0x18 1470 #define PCIE_LC_L1_PM_SUBSTATE5__LC_ASPM_L1_ABORT_ALWAYS_ASSERT_STOP_SENDING_PKTS__SHIFT 0x19 1471 #define PCIE_LC_L1_PM_SUBSTATE5__LC_EXTEND_L1L2_ENTRY_SIGNALING_ON_ABORT__SHIFT 0x1a 1472 #define PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF__SHIFT 0x1b 1473 #define PCIE_LC_L1_PM_SUBSTATE5__LC_WAKE_L0S_FOR_ASPM_NAK__SHIFT 0x1c 1474 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DONT_BLOCK_RECOVERY_ASPM_NAK_PIPE_STOPPED__SHIFT 0x1d 1475 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DONT_GEN_L1_NAK_WHEN_PIPE_STOPPED__SHIFT 0x1e 1476 #define PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS__SHIFT 0x1f 1477 #define PCIE_LC_L1_PM_SUBSTATE5__T_POWER_ON_FCH_L12_CLKREQ_DELAY_MASK 0x000000FFL 1478 #define PCIE_LC_L1_PM_SUBSTATE5__LC_RECOVERY_WAIT_FOR_ASPM_NAK_ABORT_TIMER_MASK 0x00000300L 1479 #define PCIE_LC_L1_PM_SUBSTATE5__LC_ABORT_L1_2_ENTRY_CLKREQ_PULSE_MASK 0x00040000L 1480 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DSC_WAKE_FROM_L1_FOR_L23_MASK 0x00080000L 1481 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DSC_CLEAR_L23_CONDITIONS_MODE_MASK 0x00100000L 1482 #define PCIE_LC_L1_PM_SUBSTATE5__LC_NBIF_ASPM_INPUT_MODE_MASK 0x00200000L 1483 #define PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_NEW_GO_TO_PM_EN_MASK 0x00400000L 1484 #define PCIE_LC_L1_PM_SUBSTATE5__LC_EXTEND_LC_TX_CLEAR_PM_REQS_MASK 0x00800000L 1485 #define PCIE_LC_L1_PM_SUBSTATE5__LC_TX_PM_SIGNALS_IGNORE_HANDSHAKE_MASK 0x01000000L 1486 #define PCIE_LC_L1_PM_SUBSTATE5__LC_ASPM_L1_ABORT_ALWAYS_ASSERT_STOP_SENDING_PKTS_MASK 0x02000000L 1487 #define PCIE_LC_L1_PM_SUBSTATE5__LC_EXTEND_L1L2_ENTRY_SIGNALING_ON_ABORT_MASK 0x04000000L 1488 #define PCIE_LC_L1_PM_SUBSTATE5__LC_BLOCK_EI_L1_REFCLK_OFF_MASK 0x08000000L 1489 #define PCIE_LC_L1_PM_SUBSTATE5__LC_WAKE_L0S_FOR_ASPM_NAK_MASK 0x10000000L 1490 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DONT_BLOCK_RECOVERY_ASPM_NAK_PIPE_STOPPED_MASK 0x20000000L 1491 #define PCIE_LC_L1_PM_SUBSTATE5__LC_DONT_GEN_L1_NAK_WHEN_PIPE_STOPPED_MASK 0x40000000L 1492 #define PCIE_LC_L1_PM_SUBSTATE5__LC_IGNORE_ALL_RX_ELEC_IDLE_IN_L1SS_MASK 0x80000000L 1493 //PCIEP_BCH_ECC_CNTL 1494 #define PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0 1495 #define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8 1496 #define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10 1497 #define PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x00000001L 1498 #define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0x0000FF00L 1499 #define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xFFFF0000L 1500 //PCIE_LC_CNTL8 1501 #define PCIE_LC_CNTL8__LC_FOM_TIME__SHIFT 0x0 1502 #define PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE__SHIFT 0x2 1503 #define PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE__SHIFT 0x3 1504 #define PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR__SHIFT 0x4 1505 #define PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR__SHIFT 0x6 1506 #define PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR__SHIFT 0x8 1507 #define PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS__SHIFT 0xa 1508 #define PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON__SHIFT 0x14 1509 #define PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS__SHIFT 0x15 1510 #define PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x16 1511 #define PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN__SHIFT 0x17 1512 #define PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x18 1513 #define PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST__SHIFT 0x1c 1514 #define PCIE_LC_CNTL8__LC_FOM_TIME_MASK 0x00000003L 1515 #define PCIE_LC_CNTL8__LC_EX_SEARCH_TRAVERSAL_MODE_MASK 0x00000004L 1516 #define PCIE_LC_CNTL8__LC_LOCK_IN_EQ_RESPONSE_MASK 0x00000008L 1517 #define PCIE_LC_CNTL8__LC_ESM_RATE0_TIMER_FACTOR_MASK 0x00000030L 1518 #define PCIE_LC_CNTL8__LC_ESM_RATE1_TIMER_FACTOR_MASK 0x000000C0L 1519 #define PCIE_LC_CNTL8__LC_ESM_RATE2_TIMER_FACTOR_MASK 0x00000300L 1520 #define PCIE_LC_CNTL8__LC_USC_ACCEPTABLE_PRESETS_MASK 0x000FFC00L 1521 #define PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_ON_MASK 0x00100000L 1522 #define PCIE_LC_CNTL8__LC_LOOPBACK_EQ_IN_PROGRESS_MASK 0x00200000L 1523 #define PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00400000L 1524 #define PCIE_LC_CNTL8__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_MASK 0x00800000L 1525 #define PCIE_LC_CNTL8__LC_FORCE_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0x0F000000L 1526 #define PCIE_LC_CNTL8__LC_LOOPBACK_EQ_LANE_UNDER_TEST_MASK 0xF0000000L 1527 //PCIE_LC_CNTL9 1528 #define PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS__SHIFT 0x0 1529 #define PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES__SHIFT 0x1 1530 #define PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE__SHIFT 0x2 1531 #define PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN__SHIFT 0x3 1532 #define PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN__SHIFT 0x4 1533 #define PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN__SHIFT 0x5 1534 #define PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD__SHIFT 0x6 1535 #define PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN__SHIFT 0x7 1536 #define PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS__SHIFT 0x8 1537 #define PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED__SHIFT 0x9 1538 #define PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN__SHIFT 0xa 1539 #define PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT__SHIFT 0xb 1540 #define PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED__SHIFT 0xc 1541 #define PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT__SHIFT 0xe 1542 #define PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK__SHIFT 0xf 1543 #define PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES__SHIFT 0x10 1544 #define PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING__SHIFT 0x12 1545 #define PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1__SHIFT 0x13 1546 #define PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN__SHIFT 0x14 1547 #define PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK__SHIFT 0x15 1548 #define PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN__SHIFT 0x16 1549 #define PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE__SHIFT 0x17 1550 #define PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE__SHIFT 0x18 1551 #define PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK__SHIFT 0x19 1552 #define PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0__SHIFT 0x1a 1553 #define PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE__SHIFT 0x1b 1554 #define PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN__SHIFT 0x1c 1555 #define PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE__SHIFT 0x1d 1556 #define PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS__SHIFT 0x1e 1557 #define PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1__SHIFT 0x1f 1558 #define PCIE_LC_CNTL9__LC_RESET_RCVR_DETECTED_ALL_ARCS_MASK 0x00000001L 1559 #define PCIE_LC_CNTL9__LC_LOOPBACK_WAIT_FOR_ALL_ACTIVE_LANES_MASK 0x00000002L 1560 #define PCIE_LC_CNTL9__LC_CHECK_EC_GEN3_LOOPBACK_ACTIVE_MASK 0x00000004L 1561 #define PCIE_LC_CNTL9__LC_LOOPBACK_EQ_ARC_EN_MASK 0x00000008L 1562 #define PCIE_LC_CNTL9__LC_LOOPBACK_EQ_TRANSMIT_MOD_COMP_PATTERN_EN_MASK 0x00000010L 1563 #define PCIE_LC_CNTL9__LC_ENFORCE_SINGLE_L1_SUBSTATE_CLK_PDWN_ASSERTION_EN_MASK 0x00000020L 1564 #define PCIE_LC_CNTL9__LC_EXT_ASPM_L12_COMMONMODE_COUNT_METHOD_MASK 0x00000040L 1565 #define PCIE_LC_CNTL9__LC_ALT_RX_EQ_IN_PROGRESS_EN_MASK 0x00000080L 1566 #define PCIE_LC_CNTL9__LC_USE_LONG_SERIAL_QUICKSIM_TIMEOUTS_MASK 0x00000100L 1567 #define PCIE_LC_CNTL9__LC_ALLOW_DLLPS_OTHER_SIDE_REMOVE_SPEED_MASK 0x00000200L 1568 #define PCIE_LC_CNTL9__LC_DELAY_POLL_COMP_SPD_CHG_AFTER_TXMARGIN_MASK 0x00000400L 1569 #define PCIE_LC_CNTL9__LC_RESET_SKP_SELECT_16GT_ON_TRAINING_BIT_MASK 0x00000800L 1570 #define PCIE_LC_CNTL9__LC_TRAINING_BITS_REQUIRED_MASK 0x00003000L 1571 #define PCIE_LC_CNTL9__LC_REPEAT_RXEQEVAL_AFTER_TIMEOUT_MASK 0x00004000L 1572 #define PCIE_LC_CNTL9__LC_CPM_IDLE_REFCLKREQ_CHECK_MASK 0x00008000L 1573 #define PCIE_LC_CNTL9__LC_REFCLK_OFF_NO_RCVR_LANES_MASK 0x00010000L 1574 #define PCIE_LC_CNTL9__LC_REFCLKREQ_IN_HOLD_TRAINING_MASK 0x00040000L 1575 #define PCIE_LC_CNTL9__LC_DEASSERT_REFCLKREQ_IN_NON_SS_L1_MASK 0x00080000L 1576 #define PCIE_LC_CNTL9__LC_HOLD_REFCLKREQ_UNTIL_L1SS_POWERDOWN_MASK 0x00100000L 1577 #define PCIE_LC_CNTL9__LC_CLKGATE_WAIT_FOR_REFCLKACK_MASK 0x00200000L 1578 #define PCIE_LC_CNTL9__LC_DYN_LANES_L1_SS_POWERDOWN_MASK 0x00400000L 1579 #define PCIE_LC_CNTL9__LC_USE_OLD_PHYSTATUS_FOR_POWERDOWN_INACTIVE_MASK 0x00800000L 1580 #define PCIE_LC_CNTL9__LC_BLOCK_L0s_FOR_POWERDOWN_CHANGE_MASK 0x01000000L 1581 #define PCIE_LC_CNTL9__LC_RECOVERY_WAIT_FOR_ASPM_NAK_MASK 0x02000000L 1582 #define PCIE_LC_CNTL9__LC_WAIT_FOR_NONPAD_LINK_NUM_LANE0_MASK 0x04000000L 1583 #define PCIE_LC_CNTL9__LC_CLR_LINK_LANE_NUM_ON_NO_TSX_LANE_MASK 0x08000000L 1584 #define PCIE_LC_CNTL9__LC_USE_NEW_EQ_SYMBOL_6_EN_MASK 0x10000000L 1585 #define PCIE_LC_CNTL9__LC_DEC_FAILED_SPEED_CHANGE_COUNT_ABORT_BYPASS_TO_HIGH_RATE_MASK 0x20000000L 1586 #define PCIE_LC_CNTL9__LC_CONFIG_WAIT_FOR_EIEOS_MASK 0x40000000L 1587 #define PCIE_LC_CNTL9__LC_HOLD_TLP_TO_XMIT_PULSE_IN_L1_MASK 0x80000000L 1588 //PCIE_LC_FORCE_COEFF2 1589 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT__SHIFT 0x0 1590 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT__SHIFT 0x1 1591 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT__SHIFT 0x7 1592 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT__SHIFT 0xd 1593 #define PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT__SHIFT 0x13 1594 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_COEFF_16GT_MASK 0x00000001L 1595 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_PRE_CURSOR_16GT_MASK 0x0000007EL 1596 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_CURSOR_16GT_MASK 0x00001F80L 1597 #define PCIE_LC_FORCE_COEFF2__LC_FORCE_POST_CURSOR_16GT_MASK 0x0007E000L 1598 #define PCIE_LC_FORCE_COEFF2__LC_3X3_COEFF_SEARCH_EN_16GT_MASK 0x00080000L 1599 //PCIE_LC_FORCE_EQ_REQ_COEFF2 1600 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT__SHIFT 0x0 1601 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT__SHIFT 0x1 1602 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT__SHIFT 0x7 1603 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT__SHIFT 0xd 1604 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT__SHIFT 0x13 1605 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT__SHIFT 0x19 1606 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_16GT_MASK 0x00000001L 1607 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_PRE_CURSOR_REQ_16GT_MASK 0x0000007EL 1608 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_CURSOR_REQ_16GT_MASK 0x00001F80L 1609 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FORCE_POST_CURSOR_REQ_16GT_MASK 0x0007E000L 1610 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_FS_OTHER_END_16GT_MASK 0x01F80000L 1611 #define PCIE_LC_FORCE_EQ_REQ_COEFF2__LC_LF_OTHER_END_16GT_MASK 0x7E000000L 1612 //PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES 1613 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING__SHIFT 0x0 1614 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING__SHIFT 0x1 1615 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING__SHIFT 0x2 1616 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING__SHIFT 0x3 1617 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING__SHIFT 0x4 1618 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LANE_ORDER_OUTPUT_GATING__SHIFT 0x5 1619 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_SYMBOL_MUX_GATING__SHIFT 0x14 1620 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_LC_PKT_GEN_GATING__SHIFT 0x15 1621 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_VLSM_PCIE_GATING__SHIFT 0x16 1622 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_VLSM_CNLI_GATING__SHIFT 0x17 1623 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_TXARB_GATING__SHIFT 0x18 1624 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_SRB_GATING__SHIFT 0x19 1625 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_RXDEMUX_GATING__SHIFT 0x1a 1626 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_INACTIMER_GATING__SHIFT 0x1b 1627 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_COLLECT_GATING__SHIFT 0x1c 1628 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_LTSSM_GATING__SHIFT 0x1d 1629 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_COEFF_GATING__SHIFT 0x1e 1630 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_ALMPH_GATING__SHIFT 0x1f 1631 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_OUTPUT_GATING_MASK 0x00000001L 1632 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_SYMBOL_MUX_OUTPUT_GATING_MASK 0x00000002L 1633 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LC_PKT_GEN_DYN_CLK_GATING_MASK 0x00000004L 1634 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_TRANSMIT_MUX_DYN_CLK_GATING_MASK 0x00000008L 1635 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LTSSM_DYN_CLK_GATING_MASK 0x00000010L 1636 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_LANE_ORDER_OUTPUT_GATING_MASK 0x00000020L 1637 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_SYMBOL_MUX_GATING_MASK 0x00100000L 1638 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_LC_PKT_GEN_GATING_MASK 0x00200000L 1639 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_VLSM_PCIE_GATING_MASK 0x00400000L 1640 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_VLSM_CNLI_GATING_MASK 0x00800000L 1641 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_TXARB_GATING_MASK 0x01000000L 1642 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_SRB_GATING_MASK 0x02000000L 1643 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_RXDEMUX_GATING_MASK 0x04000000L 1644 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_INACTIMER_GATING_MASK 0x08000000L 1645 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_COLLECT_GATING_MASK 0x10000000L 1646 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_LTSSM_GATING_MASK 0x20000000L 1647 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_COEFF_GATING_MASK 0x40000000L 1648 #define PCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES__LC_DISABLE_DEBUG_BUS_ALMPH_GATING_MASK 0x80000000L 1649 //PCIE_LC_CNTL10 1650 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN__SHIFT 0x0 1651 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE__SHIFT 0x1 1652 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT__SHIFT 0x2 1653 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE__SHIFT 0x3 1654 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE__SHIFT 0x5 1655 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE__SHIFT 0x9 1656 #define PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL__SHIFT 0xd 1657 #define PCIE_LC_CNTL10__LC_DEFER_HOLD_TRAINING_GETLOCALPRESET__SHIFT 0xe 1658 #define PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS__SHIFT 0xf 1659 #define PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT__SHIFT 0x10 1660 #define PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23__SHIFT 0x11 1661 #define PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23__SHIFT 0x12 1662 #define PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1__SHIFT 0x13 1663 #define PCIE_LC_CNTL10__LC_NO_SKIP_P0__SHIFT 0x14 1664 #define PCIE_LC_CNTL10__LC_DSC_L1_RXSTANDBY_WAIT_FOR_EIOS__SHIFT 0x15 1665 #define PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS__SHIFT 0x16 1666 #define PCIE_LC_CNTL10__LC_LSLD_EN__SHIFT 0x17 1667 #define PCIE_LC_CNTL10__LC_LSLD_RATE_REQD__SHIFT 0x18 1668 #define PCIE_LC_CNTL10__LC_LSLD_MODE__SHIFT 0x1a 1669 #define PCIE_LC_CNTL10__LC_LSLD_DONE__SHIFT 0x1b 1670 #define PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED__SHIFT 0x1c 1671 #define PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE__SHIFT 0x1e 1672 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_EN_MASK 0x00000001L 1673 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_MODE_MASK 0x00000002L 1674 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_PORT_MASK 0x00000004L 1675 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_RATE_MASK 0x00000018L 1676 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_VALUE_MASK 0x000001E0L 1677 #define PCIE_LC_CNTL10__LC_DEFAULT_PRESET_OVERRIDE_LANE_MASK 0x00001E00L 1678 #define PCIE_LC_CNTL10__LC_USE_PENDING_FOM_SKIP_SECOND_RXEQEVAL_MASK 0x00002000L 1679 #define PCIE_LC_CNTL10__LC_DEFER_HOLD_TRAINING_GETLOCALPRESET_MASK 0x00004000L 1680 #define PCIE_LC_CNTL10__LC_TIEOFF_PORTS_IGNORE_PHYSTATUS_MASK 0x00008000L 1681 #define PCIE_LC_CNTL10__LC_CLEAR_CNTL_SKP_SELECT_DATASTREAM_EXIT_MASK 0x00010000L 1682 #define PCIE_LC_CNTL10__LC_DEASSERT_REFCLKREQ_IN_L23_MASK 0x00020000L 1683 #define PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_L23_MASK 0x00040000L 1684 #define PCIE_LC_CNTL10__LC_RELEASE_CLKREQ_IN_NON_SS_L1_MASK 0x00080000L 1685 #define PCIE_LC_CNTL10__LC_NO_SKIP_P0_MASK 0x00100000L 1686 #define PCIE_LC_CNTL10__LC_DSC_L1_RXSTANDBY_WAIT_FOR_EIOS_MASK 0x00200000L 1687 #define PCIE_LC_CNTL10__LC_LINK_DIS_DONT_WAIT_FOR_EIOS_MASK 0x00400000L 1688 #define PCIE_LC_CNTL10__LC_LSLD_EN_MASK 0x00800000L 1689 #define PCIE_LC_CNTL10__LC_LSLD_RATE_REQD_MASK 0x03000000L 1690 #define PCIE_LC_CNTL10__LC_LSLD_MODE_MASK 0x04000000L 1691 #define PCIE_LC_CNTL10__LC_LSLD_DONE_MASK 0x08000000L 1692 #define PCIE_LC_CNTL10__LC_LSLD_TLS_ADVERTISED_MASK 0x30000000L 1693 #define PCIE_LC_CNTL10__LC_LSLD_CURRENT_RATE_MASK 0xC0000000L 1694 //PCIE_LC_EQ_CNTL_8GT 1695 #define PCIE_LC_EQ_CNTL_8GT__LC_BYPASS_EQ_8GT__SHIFT 0x0 1696 #define PCIE_LC_EQ_CNTL_8GT__LC_REDO_EQ_8GT__SHIFT 0x1 1697 #define PCIE_LC_EQ_CNTL_8GT__LC_EQ_SEARCH_MODE_8GT__SHIFT 0x2 1698 #define PCIE_LC_EQ_CNTL_8GT__LC_ENH_PRESET_SEARCH_SEL_8GT__SHIFT 0x4 1699 #define PCIE_LC_EQ_CNTL_8GT__LC_USC_EQ_NOT_REQD_8GT__SHIFT 0x6 1700 #define PCIE_LC_EQ_CNTL_8GT__LC_USC_GO_TO_EQ_8GT__SHIFT 0x7 1701 #define PCIE_LC_EQ_CNTL_8GT__LC_UNEXPECTED_COEFFS_RCVD_8GT__SHIFT 0x8 1702 #define PCIE_LC_EQ_CNTL_8GT__LC_BYPASS_EQ_REQ_PHASE_8GT__SHIFT 0x9 1703 #define PCIE_LC_EQ_CNTL_8GT__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_8GT__SHIFT 0xa 1704 #define PCIE_LC_EQ_CNTL_8GT__LC_FORCE_PRESET_VALUE_8GT__SHIFT 0xb 1705 #define PCIE_LC_EQ_CNTL_8GT__LC_SAFE_EQ_SEARCH_8GT__SHIFT 0xf 1706 #define PCIE_LC_EQ_CNTL_8GT__LC_8GT_EQ_REDO_EN__SHIFT 0x10 1707 #define PCIE_LC_EQ_CNTL_8GT__LC_DSC_ACCEPT_8GT_EQ_REDO__SHIFT 0x11 1708 #define PCIE_LC_EQ_CNTL_8GT__LC_USC_HW_8GT_EQ_REDO_EN__SHIFT 0x12 1709 #define PCIE_LC_EQ_CNTL_8GT__LC_ALWAYS_PERFORM_GEN3_PRESET_CONVERSION__SHIFT 0x13 1710 #define PCIE_LC_EQ_CNTL_8GT__LC_BYPASS_EQ_8GT_MASK 0x00000001L 1711 #define PCIE_LC_EQ_CNTL_8GT__LC_REDO_EQ_8GT_MASK 0x00000002L 1712 #define PCIE_LC_EQ_CNTL_8GT__LC_EQ_SEARCH_MODE_8GT_MASK 0x0000000CL 1713 #define PCIE_LC_EQ_CNTL_8GT__LC_ENH_PRESET_SEARCH_SEL_8GT_MASK 0x00000030L 1714 #define PCIE_LC_EQ_CNTL_8GT__LC_USC_EQ_NOT_REQD_8GT_MASK 0x00000040L 1715 #define PCIE_LC_EQ_CNTL_8GT__LC_USC_GO_TO_EQ_8GT_MASK 0x00000080L 1716 #define PCIE_LC_EQ_CNTL_8GT__LC_UNEXPECTED_COEFFS_RCVD_8GT_MASK 0x00000100L 1717 #define PCIE_LC_EQ_CNTL_8GT__LC_BYPASS_EQ_REQ_PHASE_8GT_MASK 0x00000200L 1718 #define PCIE_LC_EQ_CNTL_8GT__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_8GT_MASK 0x00000400L 1719 #define PCIE_LC_EQ_CNTL_8GT__LC_FORCE_PRESET_VALUE_8GT_MASK 0x00007800L 1720 #define PCIE_LC_EQ_CNTL_8GT__LC_SAFE_EQ_SEARCH_8GT_MASK 0x00008000L 1721 #define PCIE_LC_EQ_CNTL_8GT__LC_8GT_EQ_REDO_EN_MASK 0x00010000L 1722 #define PCIE_LC_EQ_CNTL_8GT__LC_DSC_ACCEPT_8GT_EQ_REDO_MASK 0x00020000L 1723 #define PCIE_LC_EQ_CNTL_8GT__LC_USC_HW_8GT_EQ_REDO_EN_MASK 0x00040000L 1724 #define PCIE_LC_EQ_CNTL_8GT__LC_ALWAYS_PERFORM_GEN3_PRESET_CONVERSION_MASK 0x00080000L 1725 //PCIE_LC_EQ_CNTL_16GT 1726 #define PCIE_LC_EQ_CNTL_16GT__LC_BYPASS_EQ_16GT__SHIFT 0x0 1727 #define PCIE_LC_EQ_CNTL_16GT__LC_REDO_EQ_16GT__SHIFT 0x1 1728 #define PCIE_LC_EQ_CNTL_16GT__LC_EQ_SEARCH_MODE_16GT__SHIFT 0x2 1729 #define PCIE_LC_EQ_CNTL_16GT__LC_ENH_PRESET_SEARCH_SEL_16GT__SHIFT 0x4 1730 #define PCIE_LC_EQ_CNTL_16GT__LC_USC_EQ_NOT_REQD_16GT__SHIFT 0x6 1731 #define PCIE_LC_EQ_CNTL_16GT__LC_USC_GO_TO_EQ_16GT__SHIFT 0x7 1732 #define PCIE_LC_EQ_CNTL_16GT__LC_UNEXPECTED_COEFFS_RCVD_16GT__SHIFT 0x8 1733 #define PCIE_LC_EQ_CNTL_16GT__LC_BYPASS_EQ_REQ_PHASE_16GT__SHIFT 0x9 1734 #define PCIE_LC_EQ_CNTL_16GT__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_16GT__SHIFT 0xa 1735 #define PCIE_LC_EQ_CNTL_16GT__LC_FORCE_PRESET_VALUE_16GT__SHIFT 0xb 1736 #define PCIE_LC_EQ_CNTL_16GT__LC_SAFE_EQ_SEARCH_16GT__SHIFT 0xf 1737 #define PCIE_LC_EQ_CNTL_16GT__LC_16GT_EQ_REDO_EN__SHIFT 0x10 1738 #define PCIE_LC_EQ_CNTL_16GT__LC_BYPASS_EQ_PRESET_16GT__SHIFT 0x11 1739 #define PCIE_LC_EQ_CNTL_16GT__LC_DSC_ACCEPT_16GT_EQ_REDO__SHIFT 0x15 1740 #define PCIE_LC_EQ_CNTL_16GT__LC_USC_HW_16GT_EQ_REDO_EN__SHIFT 0x16 1741 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_EN_16GT__SHIFT 0x17 1742 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_16GT__SHIFT 0x18 1743 #define PCIE_LC_EQ_CNTL_16GT__LC_USE_EQTS2_PRESET_16GT__SHIFT 0x1c 1744 #define PCIE_LC_EQ_CNTL_16GT__LC_ALWAYS_PERFORM_GEN4_PRESET_CONVERSION__SHIFT 0x1d 1745 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_REDO_EN_16GT__SHIFT 0x1e 1746 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_REDO_MODE_16GT__SHIFT 0x1f 1747 #define PCIE_LC_EQ_CNTL_16GT__LC_BYPASS_EQ_16GT_MASK 0x00000001L 1748 #define PCIE_LC_EQ_CNTL_16GT__LC_REDO_EQ_16GT_MASK 0x00000002L 1749 #define PCIE_LC_EQ_CNTL_16GT__LC_EQ_SEARCH_MODE_16GT_MASK 0x0000000CL 1750 #define PCIE_LC_EQ_CNTL_16GT__LC_ENH_PRESET_SEARCH_SEL_16GT_MASK 0x00000030L 1751 #define PCIE_LC_EQ_CNTL_16GT__LC_USC_EQ_NOT_REQD_16GT_MASK 0x00000040L 1752 #define PCIE_LC_EQ_CNTL_16GT__LC_USC_GO_TO_EQ_16GT_MASK 0x00000080L 1753 #define PCIE_LC_EQ_CNTL_16GT__LC_UNEXPECTED_COEFFS_RCVD_16GT_MASK 0x00000100L 1754 #define PCIE_LC_EQ_CNTL_16GT__LC_BYPASS_EQ_REQ_PHASE_16GT_MASK 0x00000200L 1755 #define PCIE_LC_EQ_CNTL_16GT__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_16GT_MASK 0x00000400L 1756 #define PCIE_LC_EQ_CNTL_16GT__LC_FORCE_PRESET_VALUE_16GT_MASK 0x00007800L 1757 #define PCIE_LC_EQ_CNTL_16GT__LC_SAFE_EQ_SEARCH_16GT_MASK 0x00008000L 1758 #define PCIE_LC_EQ_CNTL_16GT__LC_16GT_EQ_REDO_EN_MASK 0x00010000L 1759 #define PCIE_LC_EQ_CNTL_16GT__LC_BYPASS_EQ_PRESET_16GT_MASK 0x001E0000L 1760 #define PCIE_LC_EQ_CNTL_16GT__LC_DSC_ACCEPT_16GT_EQ_REDO_MASK 0x00200000L 1761 #define PCIE_LC_EQ_CNTL_16GT__LC_USC_HW_16GT_EQ_REDO_EN_MASK 0x00400000L 1762 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_EN_16GT_MASK 0x00800000L 1763 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_16GT_MASK 0x0F000000L 1764 #define PCIE_LC_EQ_CNTL_16GT__LC_USE_EQTS2_PRESET_16GT_MASK 0x10000000L 1765 #define PCIE_LC_EQ_CNTL_16GT__LC_ALWAYS_PERFORM_GEN4_PRESET_CONVERSION_MASK 0x20000000L 1766 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_REDO_EN_16GT_MASK 0x40000000L 1767 #define PCIE_LC_EQ_CNTL_16GT__LC_EQTS2_PRESET_REDO_MODE_16GT_MASK 0x80000000L 1768 //PCIE_LC_SAVE_RESTORE_1 1769 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN__SHIFT 0x0 1770 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION__SHIFT 0x1 1771 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX__SHIFT 0x2 1772 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE__SHIFT 0xa 1773 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE__SHIFT 0xb 1774 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN__SHIFT 0xc 1775 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED__SHIFT 0xd 1776 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS__SHIFT 0xe 1777 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO__SHIFT 0x10 1778 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EN_MASK 0x00000001L 1779 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DIRECTION_MASK 0x00000002L 1780 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_INDEX_MASK 0x000003FCL 1781 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_ACKNOWLEDGE_MASK 0x00000400L 1782 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DONE_MASK 0x00000800L 1783 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_FAST_RESTORE_EN_MASK 0x00001000L 1784 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_EQ_SETTINGS_RESTORED_MASK 0x00002000L 1785 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_SPEEDS_MASK 0x0000C000L 1786 #define PCIE_LC_SAVE_RESTORE_1__LC_SAVE_RESTORE_DATA_LO_MASK 0xFFFF0000L 1787 //PCIE_LC_SAVE_RESTORE_2 1788 #define PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI__SHIFT 0x0 1789 #define PCIE_LC_SAVE_RESTORE_2__LC_SAVE_RESTORE_DATA_HI_MASK 0xFFFFFFFFL 1790 //PCIE_LC_SAVE_RESTORE_3 1791 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FORCE_NEAR_END_EN__SHIFT 0x0 1792 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_NEGOTIATION_MODE__SHIFT 0x1 1793 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_ABORT_MODE__SHIFT 0x2 1794 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_EN__SHIFT 0x3 1795 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_ACTIVE__SHIFT 0x4 1796 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_ENABLE_L0_ABORT_EN__SHIFT 0x5 1797 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_WAIT_MODE__SHIFT 0x6 1798 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FORCE_NEAR_END_EN_MASK 0x00000001L 1799 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_NEGOTIATION_MODE_MASK 0x00000002L 1800 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_FAST_RESTORE_ABORT_MODE_MASK 0x00000004L 1801 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_EN_MASK 0x00000008L 1802 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_OVERRIDE_ACTIVE_MASK 0x00000010L 1803 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_ENABLE_L0_ABORT_EN_MASK 0x00000020L 1804 #define PCIE_LC_SAVE_RESTORE_3__LC_SAVE_RESTORE_WAIT_MODE_MASK 0x00000040L 1805 //PCIE_LC_EQ_CNTL_32GT 1806 #define PCIE_LC_EQ_CNTL_32GT__LC_BYPASS_EQ_32GT__SHIFT 0x0 1807 #define PCIE_LC_EQ_CNTL_32GT__LC_REDO_EQ_32GT__SHIFT 0x1 1808 #define PCIE_LC_EQ_CNTL_32GT__LC_EQ_SEARCH_MODE_32GT__SHIFT 0x2 1809 #define PCIE_LC_EQ_CNTL_32GT__LC_ENH_PRESET_SEARCH_SEL_32GT__SHIFT 0x4 1810 #define PCIE_LC_EQ_CNTL_32GT__LC_USC_EQ_NOT_REQD_32GT__SHIFT 0x6 1811 #define PCIE_LC_EQ_CNTL_32GT__LC_USC_GO_TO_EQ_32GT__SHIFT 0x7 1812 #define PCIE_LC_EQ_CNTL_32GT__LC_UNEXPECTED_COEFFS_RCVD_32GT__SHIFT 0x8 1813 #define PCIE_LC_EQ_CNTL_32GT__LC_BYPASS_EQ_REQ_PHASE_32GT__SHIFT 0x9 1814 #define PCIE_LC_EQ_CNTL_32GT__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_32GT__SHIFT 0xa 1815 #define PCIE_LC_EQ_CNTL_32GT__LC_FORCE_PRESET_VALUE_32GT__SHIFT 0xb 1816 #define PCIE_LC_EQ_CNTL_32GT__LC_SAFE_EQ_SEARCH_32GT__SHIFT 0xf 1817 #define PCIE_LC_EQ_CNTL_32GT__LC_32GT_EQ_REDO_EN__SHIFT 0x10 1818 #define PCIE_LC_EQ_CNTL_32GT__LC_BYPASS_EQ_PRESET_32GT__SHIFT 0x11 1819 #define PCIE_LC_EQ_CNTL_32GT__LC_DSC_ACCEPT_32GT_EQ_REDO__SHIFT 0x15 1820 #define PCIE_LC_EQ_CNTL_32GT__LC_USC_HW_32GT_EQ_REDO_EN__SHIFT 0x16 1821 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_EN_32GT__SHIFT 0x17 1822 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_32GT__SHIFT 0x18 1823 #define PCIE_LC_EQ_CNTL_32GT__LC_USE_EQTS2_PRESET_32GT__SHIFT 0x1c 1824 #define PCIE_LC_EQ_CNTL_32GT__LC_ALWAYS_PERFORM_GEN5_PRESET_CONVERSION__SHIFT 0x1d 1825 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_REDO_EN_32GT__SHIFT 0x1e 1826 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_REDO_MODE_32GT__SHIFT 0x1f 1827 #define PCIE_LC_EQ_CNTL_32GT__LC_BYPASS_EQ_32GT_MASK 0x00000001L 1828 #define PCIE_LC_EQ_CNTL_32GT__LC_REDO_EQ_32GT_MASK 0x00000002L 1829 #define PCIE_LC_EQ_CNTL_32GT__LC_EQ_SEARCH_MODE_32GT_MASK 0x0000000CL 1830 #define PCIE_LC_EQ_CNTL_32GT__LC_ENH_PRESET_SEARCH_SEL_32GT_MASK 0x00000030L 1831 #define PCIE_LC_EQ_CNTL_32GT__LC_USC_EQ_NOT_REQD_32GT_MASK 0x00000040L 1832 #define PCIE_LC_EQ_CNTL_32GT__LC_USC_GO_TO_EQ_32GT_MASK 0x00000080L 1833 #define PCIE_LC_EQ_CNTL_32GT__LC_UNEXPECTED_COEFFS_RCVD_32GT_MASK 0x00000100L 1834 #define PCIE_LC_EQ_CNTL_32GT__LC_BYPASS_EQ_REQ_PHASE_32GT_MASK 0x00000200L 1835 #define PCIE_LC_EQ_CNTL_32GT__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_32GT_MASK 0x00000400L 1836 #define PCIE_LC_EQ_CNTL_32GT__LC_FORCE_PRESET_VALUE_32GT_MASK 0x00007800L 1837 #define PCIE_LC_EQ_CNTL_32GT__LC_SAFE_EQ_SEARCH_32GT_MASK 0x00008000L 1838 #define PCIE_LC_EQ_CNTL_32GT__LC_32GT_EQ_REDO_EN_MASK 0x00010000L 1839 #define PCIE_LC_EQ_CNTL_32GT__LC_BYPASS_EQ_PRESET_32GT_MASK 0x001E0000L 1840 #define PCIE_LC_EQ_CNTL_32GT__LC_DSC_ACCEPT_32GT_EQ_REDO_MASK 0x00200000L 1841 #define PCIE_LC_EQ_CNTL_32GT__LC_USC_HW_32GT_EQ_REDO_EN_MASK 0x00400000L 1842 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_EN_32GT_MASK 0x00800000L 1843 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_32GT_MASK 0x0F000000L 1844 #define PCIE_LC_EQ_CNTL_32GT__LC_USE_EQTS2_PRESET_32GT_MASK 0x10000000L 1845 #define PCIE_LC_EQ_CNTL_32GT__LC_ALWAYS_PERFORM_GEN5_PRESET_CONVERSION_MASK 0x20000000L 1846 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_REDO_EN_32GT_MASK 0x40000000L 1847 #define PCIE_LC_EQ_CNTL_32GT__LC_EQTS2_PRESET_REDO_MODE_32GT_MASK 0x80000000L 1848 //PCIE_LC_PRESET_MASK_CNTL 1849 #define PCIE_LC_PRESET_MASK_CNTL__LC_PRESET_MASK_8GT__SHIFT 0x0 1850 #define PCIE_LC_PRESET_MASK_CNTL__LC_PRESET_MASK_16GT__SHIFT 0xa 1851 #define PCIE_LC_PRESET_MASK_CNTL__LC_PRESET_MASK_32GT__SHIFT 0x14 1852 #define PCIE_LC_PRESET_MASK_CNTL__LC_PRESET_MASK_8GT_MASK 0x000003FFL 1853 #define PCIE_LC_PRESET_MASK_CNTL__LC_PRESET_MASK_16GT_MASK 0x000FFC00L 1854 #define PCIE_LC_PRESET_MASK_CNTL__LC_PRESET_MASK_32GT_MASK 0x3FF00000L 1855 //PCIE_LC_RXRECOVER_RXSTANDBY_CNTL 1856 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_EN__SHIFT 0x0 1857 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_TIMEOUT__SHIFT 0x1 1858 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_USE_SEPARATE_RXRECOVER_TIMER__SHIFT 0x8 1859 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_IN_POLL_ACTIVE_EN__SHIFT 0x9 1860 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_IN_CONFIG_EN__SHIFT 0xa 1861 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_LOOPBACK_RXEQEVAL_EN__SHIFT 0xb 1862 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXEQEVAL_AFTER_BYPASSED_EQ_EN__SHIFT 0xc 1863 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_FIRST_EQ_PHASE_RXEQEVAL_EN__SHIFT 0xd 1864 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_FINAL_COEFF_TRACK_RX_MODE__SHIFT 0xe 1865 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RX_L0S_STANDBY_EN__SHIFT 0x10 1866 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_CLEAR_RXSTANDBY_ON_RATE_UPDATE_ONLY__SHIFT 0x11 1867 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXSTANDBY_ON_SPEED_CHANGE_ONLY_EN__SHIFT 0x12 1868 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_FOR_RXRECOVER_IN_RECOVERY_LOCK__SHIFT 0x13 1869 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_FOR_RXRECOVER_IN_POLL_ACTIVE__SHIFT 0x14 1870 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_FOR_RXRECOVER_IN_CONFIG__SHIFT 0x15 1871 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_HOLD_RXSTANDBY_UNTIL_EI_EXIT_IN_POLL_ACTIVE_EN__SHIFT 0x16 1872 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXEQEVAL_WAIT_FOR_RXSTANDBY__SHIFT 0x17 1873 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXSTANDBY_INACTIVE_LINK_CHECK_EN__SHIFT 0x18 1874 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ALWAYS_ASSERT_RXSTANDBY_DETECT__SHIFT 0x19 1875 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ALWAYS_ASSERT_RXSTANDBY_POLL_COMP_SPD__SHIFT 0x1a 1876 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_POLL_COMP_ENTRY__SHIFT 0x1b 1877 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_DEFER_RXSTANDBY_POLL_ACTIVE__SHIFT 0x1c 1878 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_DEASSERT_RX_EQ_IN_PROGRESS_MODE__SHIFT 0x1f 1879 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_EN_MASK 0x00000001L 1880 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_TIMEOUT_MASK 0x000000FEL 1881 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_USE_SEPARATE_RXRECOVER_TIMER_MASK 0x00000100L 1882 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_IN_POLL_ACTIVE_EN_MASK 0x00000200L 1883 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXRECOVER_IN_CONFIG_EN_MASK 0x00000400L 1884 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_LOOPBACK_RXEQEVAL_EN_MASK 0x00000800L 1885 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXEQEVAL_AFTER_BYPASSED_EQ_EN_MASK 0x00001000L 1886 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_FIRST_EQ_PHASE_RXEQEVAL_EN_MASK 0x00002000L 1887 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_FINAL_COEFF_TRACK_RX_MODE_MASK 0x00004000L 1888 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RX_L0S_STANDBY_EN_MASK 0x00010000L 1889 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_CLEAR_RXSTANDBY_ON_RATE_UPDATE_ONLY_MASK 0x00020000L 1890 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXSTANDBY_ON_SPEED_CHANGE_ONLY_EN_MASK 0x00040000L 1891 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_FOR_RXRECOVER_IN_RECOVERY_LOCK_MASK 0x00080000L 1892 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_FOR_RXRECOVER_IN_POLL_ACTIVE_MASK 0x00100000L 1893 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_FOR_RXRECOVER_IN_CONFIG_MASK 0x00200000L 1894 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_HOLD_RXSTANDBY_UNTIL_EI_EXIT_IN_POLL_ACTIVE_EN_MASK 0x00400000L 1895 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXEQEVAL_WAIT_FOR_RXSTANDBY_MASK 0x00800000L 1896 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_RXSTANDBY_INACTIVE_LINK_CHECK_EN_MASK 0x01000000L 1897 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ALWAYS_ASSERT_RXSTANDBY_DETECT_MASK 0x02000000L 1898 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ALWAYS_ASSERT_RXSTANDBY_POLL_COMP_SPD_MASK 0x04000000L 1899 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_ASSERT_RXSTANDBY_POLL_COMP_ENTRY_MASK 0x08000000L 1900 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_DEFER_RXSTANDBY_POLL_ACTIVE_MASK 0x70000000L 1901 #define PCIE_LC_RXRECOVER_RXSTANDBY_CNTL__LC_DEASSERT_RX_EQ_IN_PROGRESS_MODE_MASK 0x80000000L 1902 //PCIE_LC_CNTL11 1903 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x0 1904 #define PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT__SHIFT 0x1 1905 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED__SHIFT 0x2 1906 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD__SHIFT 0x3 1907 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED__SHIFT 0x4 1908 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE__SHIFT 0x5 1909 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT__SHIFT 0x8 1910 #define PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT__SHIFT 0x9 1911 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED__SHIFT 0xa 1912 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD__SHIFT 0xb 1913 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED__SHIFT 0xc 1914 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE__SHIFT 0xd 1915 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL__SHIFT 0xe 1916 #define PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT__SHIFT 0xf 1917 #define PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD__SHIFT 0x11 1918 #define PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND__SHIFT 0x13 1919 #define PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x18 1920 #define PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD__SHIFT 0x19 1921 #define PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON__SHIFT 0x1a 1922 #define PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD__SHIFT 0x1b 1923 #define PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST__SHIFT 0x1c 1924 #define PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT__SHIFT 0x1d 1925 #define PCIE_LC_CNTL11__LC_DELAY_ALL_RCVD_TS1_VALID_LINK_LANE_FLP__SHIFT 0x1f 1926 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000001L 1927 #define PCIE_LC_CNTL11__LC_ADVERTISE_EQ_TO_HIGH_RATE_SUPPORT_MASK 0x00000002L 1928 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RESERVED_MASK 0x00000004L 1929 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_RCVD_MASK 0x00000008L 1930 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_NEGOTIATED_MASK 0x00000010L 1931 #define PCIE_LC_CNTL11__LC_BYPASS_EQ_TO_HIGH_RATE_FAILURE_MASK 0x00000020L 1932 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_SUPPORT_MASK 0x00000100L 1933 #define PCIE_LC_CNTL11__LC_ADVERTISE_NO_EQ_NEEDED_SUPPORT_MASK 0x00000200L 1934 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RESERVED_MASK 0x00000400L 1935 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_RCVD_MASK 0x00000800L 1936 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_NEGOTIATED_MASK 0x00001000L 1937 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_FAILURE_MASK 0x00002000L 1938 #define PCIE_LC_CNTL11__LC_NO_EQ_NEEDED_PRESET_SEL_MASK 0x00004000L 1939 #define PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_SENT_MASK 0x00018000L 1940 #define PCIE_LC_CNTL11__LC_ENHANCED_LINK_BEHAVIOR_CNTL_RCVD_MASK 0x00060000L 1941 #define PCIE_LC_CNTL11__LC_DISABLE_TRAINING_BIT_ARCH_IND_MASK 0x00F80000L 1942 #define PCIE_LC_CNTL11__LC_SET_TRANSMITTER_PRECODE_REQUEST_MASK 0x01000000L 1943 #define PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_REQUEST_RCVD_MASK 0x02000000L 1944 #define PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_MASK 0x04000000L 1945 #define PCIE_LC_CNTL11__LC_TRANSMITTER_PRECODE_ON_RCVD_MASK 0x08000000L 1946 #define PCIE_LC_CNTL11__LC_LAST_TRANSMITTER_PRECODE_REQUEST_MASK 0x10000000L 1947 #define PCIE_LC_CNTL11__LC_CHECK_TS1_EC_ON_EQ_EXIT_MASK 0x20000000L 1948 #define PCIE_LC_CNTL11__LC_DELAY_ALL_RCVD_TS1_VALID_LINK_LANE_FLP_MASK 0x80000000L 1949 //PCIE_LC_CNTL12 1950 #define PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG__SHIFT 0x0 1951 #define PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG__SHIFT 0x1 1952 #define PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES__SHIFT 0x2 1953 #define PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON__SHIFT 0x3 1954 #define PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS__SHIFT 0x4 1955 #define PCIE_LC_CNTL12__LC_DELAY_PHASE1__SHIFT 0x5 1956 #define PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY__SHIFT 0x8 1957 #define PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE__SHIFT 0x9 1958 #define PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE__SHIFT 0xa 1959 #define PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE__SHIFT 0xb 1960 #define PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES__SHIFT 0xc 1961 #define PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET__SHIFT 0xd 1962 #define PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL__SHIFT 0xe 1963 #define PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES__SHIFT 0xf 1964 #define PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN__SHIFT 0x10 1965 #define PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN__SHIFT 0x11 1966 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK__SHIFT 0x12 1967 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER__SHIFT 0x13 1968 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT__SHIFT 0x14 1969 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT__SHIFT 0x15 1970 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL__SHIFT 0x16 1971 #define PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE__SHIFT 0x18 1972 #define PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED__SHIFT 0x19 1973 #define PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN__SHIFT 0x1a 1974 #define PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER__SHIFT 0x1b 1975 #define PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY__SHIFT 0x1c 1976 #define PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1__SHIFT 0x1d 1977 #define PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL__SHIFT 0x1e 1978 #define PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1__SHIFT 0x1f 1979 #define PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LOOPBACK_SPD_CHG_MASK 0x00000001L 1980 #define PCIE_LC_CNTL12__LC_DELAY_CLEAR_LANE_OFF_AFTER_LINKDIS_SPD_CHG_MASK 0x00000002L 1981 #define PCIE_LC_CNTL12__LC_DETECT_PD_WAIT_FOR_REFCLKACK_OFF_LANES_MASK 0x00000004L 1982 #define PCIE_LC_CNTL12__LC_DETECT_PD_HOLDTRAINING_WAIT_FOR_LANES_ON_MASK 0x00000008L 1983 #define PCIE_LC_CNTL12__LC_ENSURE_TURN_OFF_DONE_LINKDIS_MASK 0x00000010L 1984 #define PCIE_LC_CNTL12__LC_DELAY_PHASE1_MASK 0x000000E0L 1985 #define PCIE_LC_CNTL12__LC_BLOCKALIGN_IN_L1_ENTRY_MASK 0x00000100L 1986 #define PCIE_LC_CNTL12__LC_USE_LEGACY_RXSB1_SPDCHG_ELECIDLE_MASK 0x00000200L 1987 #define PCIE_LC_CNTL12__LC_LOCK_REVERSAL_EARLY_CONFIG_COMPLETE_MASK 0x00000400L 1988 #define PCIE_LC_CNTL12__LC_LOCK_REVERSAL_IMMEDIATE_CONFIG_COMPLETE_MASK 0x00000800L 1989 #define PCIE_LC_CNTL12__LC_USE_LOOPBACK_INACTIVE_LANES_MASK 0x00001000L 1990 #define PCIE_LC_CNTL12__LC_LOOPBACK_TEST_MODE_RCVRDET_MASK 0x00002000L 1991 #define PCIE_LC_CNTL12__LC_LOOPBACK_EQ_LOCK_REVERSAL_MASK 0x00004000L 1992 #define PCIE_LC_CNTL12__LC_SKIP_LOCALPRESET_OFF_LANES_MASK 0x00008000L 1993 #define PCIE_LC_CNTL12__LC_LIVE_DESKEW_MASK_EN_MASK 0x00010000L 1994 #define PCIE_LC_CNTL12__LC_LIVE_DESKEW_8B10B_EN_MASK 0x00020000L 1995 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_DATA_UNLOCK_MASK 0x00040000L 1996 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_RECOVER_MASK 0x00080000L 1997 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_RX_ADAPT_MASK 0x00100000L 1998 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_INIT_MASK 0x00200000L 1999 #define PCIE_LC_CNTL12__LC_SAFE_RECOVER_SW_EVENT_SEL_MASK 0x00C00000L 2000 #define PCIE_LC_CNTL12__LC_DEFER_SKIP_INTERVAL_MODE_MASK 0x01000000L 2001 #define PCIE_LC_CNTL12__LC_RECOVERY_EQ_WAIT_FOR_PIPE_STOPPED_MASK 0x02000000L 2002 #define PCIE_LC_CNTL12__LC_HOLD_TX_STOP_SENDING_PKTS_REPLAY_RETRAIN_MASK 0x04000000L 2003 #define PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_SAFERECOVER_MASK 0x08000000L 2004 #define PCIE_LC_CNTL12__LC_DSC_INITIATE_EQUALIZATION_OS_BOUNDARY_MASK 0x10000000L 2005 #define PCIE_LC_CNTL12__LC_EQ_REQ_PHASE_WAIT_FOR_FINAL_TS1_MASK 0x20000000L 2006 #define PCIE_LC_CNTL12__LC_RESET_TSX_CNT_ON_RXEQEVAL_MASK 0x40000000L 2007 #define PCIE_LC_CNTL12__LC_TRACK_RX_WAIT_FOR_TS1_MASK 0x80000000L 2008 //PCIE_LC_SPEED_CNTL2 2009 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x0 2010 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x1 2011 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x2 2012 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x3 2013 #define PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x4 2014 #define PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x5 2015 #define PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x6 2016 #define PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS__SHIFT 0x7 2017 #define PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x8 2018 #define PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xa 2019 #define PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0xb 2020 #define PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0xc 2021 #define PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xd 2022 #define PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0xe 2023 #define PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ__SHIFT 0xf 2024 #define PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ__SHIFT 0x10 2025 #define PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ__SHIFT 0x11 2026 #define PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED__SHIFT 0x12 2027 #define PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY__SHIFT 0x13 2028 #define PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs__SHIFT 0x14 2029 #define PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY__SHIFT 0x15 2030 #define PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT__SHIFT 0x16 2031 #define PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY__SHIFT 0x17 2032 #define PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY__SHIFT 0x19 2033 #define PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK__SHIFT 0x1a 2034 #define PCIE_LC_SPEED_CNTL2__LC_ENABLE_DATA_STREAM_EMERGENCY_EXIT__SHIFT 0x1b 2035 #define PCIE_LC_SPEED_CNTL2__LC_LOCK_TARGET_LINK_SPEED_IN_RECOVERY__SHIFT 0x1c 2036 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x00000001L 2037 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x00000002L 2038 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x00000004L 2039 #define PCIE_LC_SPEED_CNTL2__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x00000008L 2040 #define PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x00000010L 2041 #define PCIE_LC_SPEED_CNTL2__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x00000020L 2042 #define PCIE_LC_SPEED_CNTL2__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x00000040L 2043 #define PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_STATUS_MASK 0x00000080L 2044 #define PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0x00000300L 2045 #define PCIE_LC_SPEED_CNTL2__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x00000400L 2046 #define PCIE_LC_SPEED_CNTL2__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x00000800L 2047 #define PCIE_LC_SPEED_CNTL2__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x00001000L 2048 #define PCIE_LC_SPEED_CNTL2__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x00002000L 2049 #define PCIE_LC_SPEED_CNTL2__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x00004000L 2050 #define PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_AFTER_FAILED_EQ_MASK 0x00008000L 2051 #define PCIE_LC_SPEED_CNTL2__LC_ENFORCE_CORRECT_SPEED_FOR_EQ_MASK 0x00010000L 2052 #define PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SOFTWARE_PERFORM_EQ_MASK 0x00020000L 2053 #define PCIE_LC_SPEED_CNTL2__LC_SEND_EQ_TS2_IF_OTHER_SIDE_EVER_ADVERTISED_SPEED_MASK 0x00040000L 2054 #define PCIE_LC_SPEED_CNTL2__LC_ENFORCE_SINGLE_EQ_PER_RECOVERY_MASK 0x00080000L 2055 #define PCIE_LC_SPEED_CNTL2__LC_USE_LEGACY_CLEAR_DELAY_DLLPs_MASK 0x00100000L 2056 #define PCIE_LC_SPEED_CNTL2__LC_DEFER_RETRAIN_LINK_UNTIL_EXIT_RECOVERY_MASK 0x00200000L 2057 #define PCIE_LC_SPEED_CNTL2__LC_ABORT_AUTO_EQ_ON_FAIL_SPEED_CHANGE_LIMIT_MASK 0x00400000L 2058 #define PCIE_LC_SPEED_CNTL2__LC_DEFER_PRIVATE_SPEED_CHANGE_UNTIL_EXIT_RECOVERY_MASK 0x01800000L 2059 #define PCIE_LC_SPEED_CNTL2__LC_DONT_UPDATE_GEN_SUPPORT_MID_RECOVERY_MASK 0x02000000L 2060 #define PCIE_LC_SPEED_CNTL2__LC_ALLOW_SET_INITIATE_SPEED_CHANGE_IN_RECOVERY_LOCK_MASK 0x04000000L 2061 #define PCIE_LC_SPEED_CNTL2__LC_ENABLE_DATA_STREAM_EMERGENCY_EXIT_MASK 0x08000000L 2062 #define PCIE_LC_SPEED_CNTL2__LC_LOCK_TARGET_LINK_SPEED_IN_RECOVERY_MASK 0x10000000L 2063 //PCIE_LC_FORCE_COEFF3 2064 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT__SHIFT 0x0 2065 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT__SHIFT 0x1 2066 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT__SHIFT 0x7 2067 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT__SHIFT 0xd 2068 #define PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT__SHIFT 0x13 2069 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_COEFF_32GT_MASK 0x00000001L 2070 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_PRE_CURSOR_32GT_MASK 0x0000007EL 2071 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_CURSOR_32GT_MASK 0x00001F80L 2072 #define PCIE_LC_FORCE_COEFF3__LC_FORCE_POST_CURSOR_32GT_MASK 0x0007E000L 2073 #define PCIE_LC_FORCE_COEFF3__LC_3X3_COEFF_SEARCH_EN_32GT_MASK 0x00080000L 2074 //PCIE_LC_FORCE_EQ_REQ_COEFF3 2075 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT__SHIFT 0x0 2076 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT__SHIFT 0x1 2077 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT__SHIFT 0x7 2078 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT__SHIFT 0xd 2079 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT__SHIFT 0x13 2080 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT__SHIFT 0x19 2081 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_32GT_MASK 0x00000001L 2082 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_PRE_CURSOR_REQ_32GT_MASK 0x0000007EL 2083 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_CURSOR_REQ_32GT_MASK 0x00001F80L 2084 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FORCE_POST_CURSOR_REQ_32GT_MASK 0x0007E000L 2085 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_FS_OTHER_END_32GT_MASK 0x01F80000L 2086 #define PCIE_LC_FORCE_EQ_REQ_COEFF3__LC_LF_OTHER_END_32GT_MASK 0x7E000000L 2087 //PCIE_LC_LINK_MANAGEMENT_CNTL3 2088 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LOW_BW_THRESHOLD_G3__SHIFT 0x0 2089 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__HIGH_BW_THRESHOLD_G3__SHIFT 0x4 2090 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LOW_BW_THRESHOLD_G4__SHIFT 0x8 2091 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__HIGH_BW_THRESHOLD_G4__SHIFT 0xc 2092 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LOW_BW_THRESHOLD_G5__SHIFT 0x10 2093 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__HIGH_BW_THRESHOLD_G5__SHIFT 0x14 2094 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LC_NEG_LANE_OFF_ARC_OLD__SHIFT 0x18 2095 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LOW_BW_THRESHOLD_G3_MASK 0x0000000FL 2096 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__HIGH_BW_THRESHOLD_G3_MASK 0x000000F0L 2097 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LOW_BW_THRESHOLD_G4_MASK 0x00000F00L 2098 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__HIGH_BW_THRESHOLD_G4_MASK 0x0000F000L 2099 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LOW_BW_THRESHOLD_G5_MASK 0x000F0000L 2100 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__HIGH_BW_THRESHOLD_G5_MASK 0x00F00000L 2101 #define PCIE_LC_LINK_MANAGEMENT_CNTL3__LC_NEG_LANE_OFF_ARC_OLD_MASK 0x01000000L 2102 //PCIE_LC_Z10_IDLE_CNTL 2103 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_FORCE_NON_IDLE__SHIFT 0x0 2104 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_FORCE_ALWAYS_IDLE__SHIFT 0x1 2105 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_WAIT_FOR_REFCLKACK_IDLE_L12__SHIFT 0x2 2106 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_WAIT_FOR_REFCLKACK_IDLE_DETECT__SHIFT 0x3 2107 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_WAIT_FOR_REFCLKACK_IDLE_L23__SHIFT 0x4 2108 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_REPORT_IDLE_IN_L12_EN__SHIFT 0x5 2109 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS__SHIFT 0x1c 2110 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_DETECT_HOLDTRAINING__SHIFT 0x1d 2111 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_L1_2__SHIFT 0x1e 2112 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_L23__SHIFT 0x1f 2113 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_FORCE_NON_IDLE_MASK 0x00000001L 2114 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_FORCE_ALWAYS_IDLE_MASK 0x00000002L 2115 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_WAIT_FOR_REFCLKACK_IDLE_L12_MASK 0x00000004L 2116 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_WAIT_FOR_REFCLKACK_IDLE_DETECT_MASK 0x00000008L 2117 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_WAIT_FOR_REFCLKACK_IDLE_L23_MASK 0x00000010L 2118 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_REPORT_IDLE_IN_L12_EN_MASK 0x00000020L 2119 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_MASK 0x10000000L 2120 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_DETECT_HOLDTRAINING_MASK 0x20000000L 2121 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_L1_2_MASK 0x40000000L 2122 #define PCIE_LC_Z10_IDLE_CNTL__LC_Z10_IDLE_STATUS_L23_MASK 0x80000000L 2123 //PCIE_LC_TRANMIT_FIFO_CDC_CNTL 2124 #define PCIE_LC_TRANMIT_FIFO_CDC_CNTL__LC_TFIFO_CDC_HIDE_EN__SHIFT 0x0 2125 #define PCIE_LC_TRANMIT_FIFO_CDC_CNTL__LC_TFIFO_CDC_HIDE_EARLY_RELEASE__SHIFT 0x1 2126 #define PCIE_LC_TRANMIT_FIFO_CDC_CNTL__LC_TFIFO_CDC_HIDE_DELAY__SHIFT 0x2 2127 #define PCIE_LC_TRANMIT_FIFO_CDC_CNTL__LC_TFIFO_CDC_HIDE_EN_MASK 0x00000001L 2128 #define PCIE_LC_TRANMIT_FIFO_CDC_CNTL__LC_TFIFO_CDC_HIDE_EARLY_RELEASE_MASK 0x00000002L 2129 #define PCIE_LC_TRANMIT_FIFO_CDC_CNTL__LC_TFIFO_CDC_HIDE_DELAY_MASK 0x000000FCL 2130 //PCIE_LC_CNTL13 2131 #define PCIE_LC_CNTL13__LC_CLEAR_PERFORMING_SCHEDULED_RXEQEVAL__SHIFT 0x0 2132 #define PCIE_LC_CNTL13__LC_SEND_EXTRA_SKIP_GEN3_CXL_SHB__SHIFT 0x1 2133 #define PCIE_LC_CNTL13__LC_SPEED_CHANGE_COUNT_MODE__SHIFT 0x2 2134 #define PCIE_LC_CNTL13__LC_ASSERT_RXSTANDBY_EARLIER_RECOVERY_SPEED__SHIFT 0x3 2135 #define PCIE_LC_CNTL13__LC_ALL_LANES_LOOPBACK_CHECK_MODE__SHIFT 0x4 2136 #define PCIE_LC_CNTL13__LC_DSC_PM_WAIT_FOR_FC_INIT__SHIFT 0x5 2137 #define PCIE_LC_CNTL13__LC_REQUIRE_RCV_SPEED_SUPPORT_IN_CONFIG_COMPLETE__SHIFT 0x6 2138 #define PCIE_LC_CNTL13__LC_SEND_CNTL_SKIP_IN_RIDLE_NO_DATASTREAM__SHIFT 0x7 2139 #define PCIE_LC_CNTL13__LC_RESET_SKIP_INTERVAL_ON_IDLE_CNTL_SKIP__SHIFT 0x8 2140 #define PCIE_LC_CNTL13__LC_EXTRA_WAIT_IN_DETECT__SHIFT 0x9 2141 #define PCIE_LC_CNTL13__LC_INFERRED_EI_FAILED_SPEED_MODE__SHIFT 0xc 2142 #define PCIE_LC_CNTL13__LC_FIRST_EQ_PHASE_RXEQEVAL_DELAY_MODE__SHIFT 0xd 2143 #define PCIE_LC_CNTL13__LC_TRACK_RX_WAIT_AUXCOUNT_RESET__SHIFT 0xf 2144 #define PCIE_LC_CNTL13__LC_BLOCK_NAK_GEN_ASPM_TIMEOUT_USC__SHIFT 0x10 2145 #define PCIE_LC_CNTL13__LC_L23_POWERDOWN_TARGET__SHIFT 0x11 2146 #define PCIE_LC_CNTL13__LC_ADVERTISE_MAX_SPEED_LINKUP_ZERO_CONFIG_COMPLETE__SHIFT 0x14 2147 #define PCIE_LC_CNTL13__LC_HR_WAIT_DETECT_EN__SHIFT 0x1d 2148 #define PCIE_LC_CNTL13__LC_LD_WAIT_DETECT_EN__SHIFT 0x1e 2149 #define PCIE_LC_CNTL13__LC_HR_LD_WAIT_DETECT_ACTIVE__SHIFT 0x1f 2150 #define PCIE_LC_CNTL13__LC_CLEAR_PERFORMING_SCHEDULED_RXEQEVAL_MASK 0x00000001L 2151 #define PCIE_LC_CNTL13__LC_SEND_EXTRA_SKIP_GEN3_CXL_SHB_MASK 0x00000002L 2152 #define PCIE_LC_CNTL13__LC_SPEED_CHANGE_COUNT_MODE_MASK 0x00000004L 2153 #define PCIE_LC_CNTL13__LC_ASSERT_RXSTANDBY_EARLIER_RECOVERY_SPEED_MASK 0x00000008L 2154 #define PCIE_LC_CNTL13__LC_ALL_LANES_LOOPBACK_CHECK_MODE_MASK 0x00000010L 2155 #define PCIE_LC_CNTL13__LC_DSC_PM_WAIT_FOR_FC_INIT_MASK 0x00000020L 2156 #define PCIE_LC_CNTL13__LC_REQUIRE_RCV_SPEED_SUPPORT_IN_CONFIG_COMPLETE_MASK 0x00000040L 2157 #define PCIE_LC_CNTL13__LC_SEND_CNTL_SKIP_IN_RIDLE_NO_DATASTREAM_MASK 0x00000080L 2158 #define PCIE_LC_CNTL13__LC_RESET_SKIP_INTERVAL_ON_IDLE_CNTL_SKIP_MASK 0x00000100L 2159 #define PCIE_LC_CNTL13__LC_EXTRA_WAIT_IN_DETECT_MASK 0x00000E00L 2160 #define PCIE_LC_CNTL13__LC_INFERRED_EI_FAILED_SPEED_MODE_MASK 0x00001000L 2161 #define PCIE_LC_CNTL13__LC_FIRST_EQ_PHASE_RXEQEVAL_DELAY_MODE_MASK 0x00006000L 2162 #define PCIE_LC_CNTL13__LC_TRACK_RX_WAIT_AUXCOUNT_RESET_MASK 0x00008000L 2163 #define PCIE_LC_CNTL13__LC_BLOCK_NAK_GEN_ASPM_TIMEOUT_USC_MASK 0x00010000L 2164 #define PCIE_LC_CNTL13__LC_L23_POWERDOWN_TARGET_MASK 0x000E0000L 2165 #define PCIE_LC_CNTL13__LC_ADVERTISE_MAX_SPEED_LINKUP_ZERO_CONFIG_COMPLETE_MASK 0x00100000L 2166 #define PCIE_LC_CNTL13__LC_HR_WAIT_DETECT_EN_MASK 0x20000000L 2167 #define PCIE_LC_CNTL13__LC_LD_WAIT_DETECT_EN_MASK 0x40000000L 2168 #define PCIE_LC_CNTL13__LC_HR_LD_WAIT_DETECT_ACTIVE_MASK 0x80000000L 2169 //PCIE_LC_SWDS_CNTL 2170 #define PCIE_LC_SWDS_CNTL__LC_SECONDARY_BUS_RESET_EXT_DISABLE__SHIFT 0x0 2171 #define PCIE_LC_SWDS_CNTL__LC_DSC_START_L23_IGNORE_LC_STATE__SHIFT 0x1 2172 #define PCIE_LC_SWDS_CNTL__LC_WAKE_FROM_L23_SWDS__SHIFT 0x2 2173 #define PCIE_LC_SWDS_CNTL__LC_SWITCH_US_WAKEUP_DS_L23_DISABLE__SHIFT 0x3 2174 #define PCIE_LC_SWDS_CNTL__LC_SWITCH_US_WAKEUP_DS_L1_DISABLE__SHIFT 0x4 2175 #define PCIE_LC_SWDS_CNTL__LC_SWITCH_DS_WAKEUP_US_L1_DISABLE__SHIFT 0x5 2176 #define PCIE_LC_SWDS_CNTL__LC_SECONDARY_BUS_RESET_EXT_DISABLE_MASK 0x00000001L 2177 #define PCIE_LC_SWDS_CNTL__LC_DSC_START_L23_IGNORE_LC_STATE_MASK 0x00000002L 2178 #define PCIE_LC_SWDS_CNTL__LC_WAKE_FROM_L23_SWDS_MASK 0x00000004L 2179 #define PCIE_LC_SWDS_CNTL__LC_SWITCH_US_WAKEUP_DS_L23_DISABLE_MASK 0x00000008L 2180 #define PCIE_LC_SWDS_CNTL__LC_SWITCH_US_WAKEUP_DS_L1_DISABLE_MASK 0x00000010L 2181 #define PCIE_LC_SWDS_CNTL__LC_SWITCH_DS_WAKEUP_US_L1_DISABLE_MASK 0x00000020L 2182 //PCIE_TX_SEQ 2183 #define PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0 2184 #define PCIE_TX_SEQ__TX_ACKD_SEQ__SHIFT 0x10 2185 #define PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ_MASK 0x00000FFFL 2186 #define PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0x0FFF0000L 2187 //PCIE_TX_REPLAY 2188 #define PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0 2189 #define PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN__SHIFT 0x5 2190 #define PCIE_TX_REPLAY__TX_REPLAY_STALL__SHIFT 0xa 2191 #define PCIE_TX_REPLAY__TX_REPLAY_DISABLE__SHIFT 0xb 2192 #define PCIE_TX_REPLAY__TX_REPLAY_ALL__SHIFT 0xc 2193 #define PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK__SHIFT 0xd 2194 #define PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS__SHIFT 0xe 2195 #define PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf 2196 #define PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10 2197 #define PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x0000001FL 2198 #define PCIE_TX_REPLAY__TX_REPLAY_ROLLOVER_EN_MASK 0x00000020L 2199 #define PCIE_TX_REPLAY__TX_REPLAY_STALL_MASK 0x00000400L 2200 #define PCIE_TX_REPLAY__TX_REPLAY_DISABLE_MASK 0x00000800L 2201 #define PCIE_TX_REPLAY__TX_REPLAY_ALL_MASK 0x00001000L 2202 #define PCIE_TX_REPLAY__TX_REPLAY_FORCE_WRSCH_ACK_MASK 0x00002000L 2203 #define PCIE_TX_REPLAY__TX_REPLAY_TIMER_DIS_MASK 0x00004000L 2204 #define PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x00008000L 2205 #define PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xFFFF0000L 2206 //PCIE_TX_ACK_LATENCY_LIMIT 2207 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0 2208 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc 2209 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE__SHIFT 0xd 2210 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE__SHIFT 0x14 2211 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT__SHIFT 0x18 2212 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0x00000FFFL 2213 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x00001000L 2214 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_FC_ARB_ENABLE_MASK 0x00002000L 2215 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_SCALE_MASK 0x00F00000L 2216 #define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_ADJUSTMENT_MASK 0xFF000000L 2217 //PCIE_TX_CREDITS_FCU_THRESHOLD 2218 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0 2219 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4 2220 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0__SHIFT 0x8 2221 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1__SHIFT 0x10 2222 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14 2223 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18 2224 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x00000007L 2225 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x00000070L 2226 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x00000700L 2227 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x00070000L 2228 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x00700000L 2229 #define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x07000000L 2230 //PCIE_TX_VENDOR_SPECIFIC 2231 #define PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0 2232 #define PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND__SHIFT 0x18 2233 #define PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA_MASK 0x00FFFFFFL 2234 #define PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_SEND_MASK 0x01000000L 2235 //PCIE_TX_NOP_DLLP 2236 #define PCIE_TX_NOP_DLLP__TX_NOP_DATA__SHIFT 0x0 2237 #define PCIE_TX_NOP_DLLP__TX_NOP_SEND__SHIFT 0x18 2238 #define PCIE_TX_NOP_DLLP__TX_NOP_DATA_MASK 0x00FFFFFFL 2239 #define PCIE_TX_NOP_DLLP__TX_NOP_SEND_MASK 0x01000000L 2240 //PCIE_TX_REQUEST_NUM_CNTL 2241 #define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18 2242 #define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN__SHIFT 0x1e 2243 #define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f 2244 #define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3F000000L 2245 #define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000L 2246 #define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000L 2247 //PCIE_TX_CREDITS_ADVT_P 2248 #define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0 2249 #define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10 2250 #define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0x00003FFFL 2251 #define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0x03FF0000L 2252 //PCIE_TX_CREDITS_ADVT_NP 2253 #define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0 2254 #define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10 2255 #define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0x00003FFFL 2256 #define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0x03FF0000L 2257 //PCIE_TX_CREDITS_ADVT_CPL 2258 #define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0 2259 #define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10 2260 #define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0x00003FFFL 2261 #define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0x03FF0000L 2262 //PCIE_TX_CREDITS_INIT_P 2263 #define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD__SHIFT 0x0 2264 #define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH__SHIFT 0x10 2265 #define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0x00000FFFL 2266 #define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0x00FF0000L 2267 //PCIE_TX_CREDITS_INIT_NP 2268 #define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD__SHIFT 0x0 2269 #define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH__SHIFT 0x10 2270 #define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0x00000FFFL 2271 #define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0x00FF0000L 2272 //PCIE_TX_CREDITS_INIT_CPL 2273 #define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD__SHIFT 0x0 2274 #define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH__SHIFT 0x10 2275 #define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0x00000FFFL 2276 #define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0x00FF0000L 2277 //PCIE_TX_CREDITS_STATUS 2278 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD__SHIFT 0x0 2279 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH__SHIFT 0x1 2280 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD__SHIFT 0x2 2281 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH__SHIFT 0x3 2282 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4 2283 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH__SHIFT 0x5 2284 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD__SHIFT 0x10 2285 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH__SHIFT 0x11 2286 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD__SHIFT 0x12 2287 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH__SHIFT 0x13 2288 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD__SHIFT 0x14 2289 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH__SHIFT 0x15 2290 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD_MASK 0x00000001L 2291 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH_MASK 0x00000002L 2292 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD_MASK 0x00000004L 2293 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH_MASK 0x00000008L 2294 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD_MASK 0x00000010L 2295 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH_MASK 0x00000020L 2296 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x00010000L 2297 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH_MASK 0x00020000L 2298 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD_MASK 0x00040000L 2299 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH_MASK 0x00080000L 2300 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD_MASK 0x00100000L 2301 #define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH_MASK 0x00200000L 2302 //PCIE_FC_P 2303 #define PCIE_FC_P__PD_CREDITS__SHIFT 0x0 2304 #define PCIE_FC_P__PH_CREDITS__SHIFT 0x10 2305 #define PCIE_FC_P__PD_CREDITS_MASK 0x0000FFFFL 2306 #define PCIE_FC_P__PH_CREDITS_MASK 0x0FFF0000L 2307 //PCIE_FC_NP 2308 #define PCIE_FC_NP__NPD_CREDITS__SHIFT 0x0 2309 #define PCIE_FC_NP__NPH_CREDITS__SHIFT 0x10 2310 #define PCIE_FC_NP__NPD_CREDITS_MASK 0x0000FFFFL 2311 #define PCIE_FC_NP__NPH_CREDITS_MASK 0x0FFF0000L 2312 //PCIE_FC_CPL 2313 #define PCIE_FC_CPL__CPLD_CREDITS__SHIFT 0x0 2314 #define PCIE_FC_CPL__CPLH_CREDITS__SHIFT 0x10 2315 #define PCIE_FC_CPL__CPLD_CREDITS_MASK 0x0000FFFFL 2316 #define PCIE_FC_CPL__CPLH_CREDITS_MASK 0x0FFF0000L 2317 //PCIE_FC_P_VC1 2318 #define PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS__SHIFT 0x0 2319 #define PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS__SHIFT 0x10 2320 #define PCIE_FC_P_VC1__ADVT_FC_VC1_PD_CREDITS_MASK 0x0000FFFFL 2321 #define PCIE_FC_P_VC1__ADVT_FC_VC1_PH_CREDITS_MASK 0x0FFF0000L 2322 //PCIE_FC_NP_VC1 2323 #define PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS__SHIFT 0x0 2324 #define PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS__SHIFT 0x10 2325 #define PCIE_FC_NP_VC1__ADVT_FC_VC1_NPD_CREDITS_MASK 0x0000FFFFL 2326 #define PCIE_FC_NP_VC1__ADVT_FC_VC1_NPH_CREDITS_MASK 0x0FFF0000L 2327 //PCIE_FC_CPL_VC1 2328 #define PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS__SHIFT 0x0 2329 #define PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS__SHIFT 0x10 2330 #define PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLD_CREDITS_MASK 0x0000FFFFL 2331 #define PCIE_FC_CPL_VC1__ADVT_FC_VC1_CPLH_CREDITS_MASK 0x0FFF0000L 2332 2333 2334 // addressBlock: pcie_container_pcie0_pciedir 2335 //PCIE_RESERVED 2336 #define PCIE_RESERVED__RESERVED__SHIFT 0x0 2337 #define PCIE_RESERVED__RESERVED_MASK 0xFFFFFFFFL 2338 //PCIE_SCRATCH 2339 #define PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0 2340 #define PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xFFFFFFFFL 2341 //PCIE_RX_NUM_NAK 2342 #define PCIE_RX_NUM_NAK__RX_NUM_NAK__SHIFT 0x0 2343 #define PCIE_RX_NUM_NAK__RX_NUM_NAK_MASK 0xFFFFFFFFL 2344 //PCIE_RX_NUM_NAK_GENERATED 2345 #define PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED__SHIFT 0x0 2346 #define PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED_MASK 0xFFFFFFFFL 2347 //PCIE_CNTL 2348 #define PCIE_CNTL__HWINIT_WR_LOCK__SHIFT 0x0 2349 #define PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL__SHIFT 0x1 2350 #define PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7 2351 #define PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8 2352 #define PCIE_CNTL__PCIE_HT_NP_MEM_WRITE__SHIFT 0x9 2353 #define PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE__SHIFT 0xa 2354 #define PCIE_CNTL__RX_RCB_ATS_UC_DIS__SHIFT 0xf 2355 #define PCIE_CNTL__RX_RCB_REORDER_EN__SHIFT 0x10 2356 #define PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS__SHIFT 0x11 2357 #define PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS__SHIFT 0x12 2358 #define PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE__SHIFT 0x13 2359 #define PCIE_CNTL__RX_RCB_WRONG_PREFIX_DIS__SHIFT 0x14 2360 #define PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS__SHIFT 0x15 2361 #define PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS__SHIFT 0x16 2362 #define PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS__SHIFT 0x17 2363 #define PCIE_CNTL__TX_CPL_DEBUG__SHIFT 0x18 2364 #define PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e 2365 #define PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN__SHIFT 0x1f 2366 #define PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x00000001L 2367 #define PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL_MASK 0x0000000EL 2368 #define PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x00000080L 2369 #define PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x00000100L 2370 #define PCIE_CNTL__PCIE_HT_NP_MEM_WRITE_MASK 0x00000200L 2371 #define PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE_MASK 0x00001C00L 2372 #define PCIE_CNTL__RX_RCB_ATS_UC_DIS_MASK 0x00008000L 2373 #define PCIE_CNTL__RX_RCB_REORDER_EN_MASK 0x00010000L 2374 #define PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS_MASK 0x00020000L 2375 #define PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS_MASK 0x00040000L 2376 #define PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE_MASK 0x00080000L 2377 #define PCIE_CNTL__RX_RCB_WRONG_PREFIX_DIS_MASK 0x00100000L 2378 #define PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS_MASK 0x00200000L 2379 #define PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS_MASK 0x00400000L 2380 #define PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS_MASK 0x00800000L 2381 #define PCIE_CNTL__TX_CPL_DEBUG_MASK 0x3F000000L 2382 #define PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000L 2383 #define PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN_MASK 0x80000000L 2384 //PCIE_CONFIG_CNTL 2385 #define PCIE_CONFIG_CNTL__DYN_CLK_LATENCY__SHIFT 0x0 2386 #define PCIE_CONFIG_CNTL__DYN_CLK_LATENCY_MASK 0x0000000FL 2387 //PCIE_DEBUG_CNTL 2388 #define PCIE_DEBUG_CNTL__DEBUG_PORT_EN__SHIFT 0x0 2389 #define PCIE_DEBUG_CNTL__DEBUG_SELECT__SHIFT 0x10 2390 #define PCIE_DEBUG_CNTL__DEBUG_PORT_EN_MASK 0x0000FFFFL 2391 #define PCIE_DEBUG_CNTL__DEBUG_SELECT_MASK 0x00010000L 2392 //PCIE_RX_CNTL5 2393 #define PCIE_RX_CNTL5__RX_SB_ARB_MODE__SHIFT 0x0 2394 #define PCIE_RX_CNTL5__RX_SB_ARB_LOWER_LIMIT__SHIFT 0x8 2395 #define PCIE_RX_CNTL5__RX_SB_ARB_UPPER_LIMIT__SHIFT 0x10 2396 #define PCIE_RX_CNTL5__RX_SB_ARB_MODE_MASK 0x00000003L 2397 #define PCIE_RX_CNTL5__RX_SB_ARB_LOWER_LIMIT_MASK 0x00003F00L 2398 #define PCIE_RX_CNTL5__RX_SB_ARB_UPPER_LIMIT_MASK 0x003F0000L 2399 //PCIE_RX_CNTL4 2400 #define PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_TPH_DIS__SHIFT 0x0 2401 #define PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE4_DIS__SHIFT 0x1 2402 #define PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE1_E_F_DIS__SHIFT 0x2 2403 #define PCIE_RX_CNTL4__CI_ATS_RO_DIS__SHIFT 0x3 2404 #define PCIE_RX_CNTL4__RX_7BIT_ST_TAG_EN__SHIFT 0x4 2405 #define PCIE_RX_CNTL4__DEGSIPCI61_953_DIS__SHIFT 0x5 2406 #define PCIE_RX_CNTL4__RX_RCB_CPL_TIMEOUT_FAIR_DIS__SHIFT 0x7 2407 #define PCIE_RX_CNTL4__RX_CTO_CPL_REFCLK_SPEED__SHIFT 0x8 2408 #define PCIE_RX_CNTL4__RX_OVERFLOW_PRIV_MASK__SHIFT 0xa 2409 #define PCIE_RX_CNTL4__RX_PD_OVERFLOW_FIX_DISABLE__SHIFT 0x10 2410 #define PCIE_RX_CNTL4__RX_NAK_COUNTER_MODE__SHIFT 0x11 2411 #define PCIE_RX_CNTL4__RX_SF_FILTERING_END_FROM_DLLP_DIS__SHIFT 0x12 2412 #define PCIE_RX_CNTL4__RX_SRAM_PIPEMEB_FIX_DIS__SHIFT 0x13 2413 #define PCIE_RX_CNTL4__SMCA_OOB_CRASH_DUMP_CLR_ALL_DIS__SHIFT 0x14 2414 #define PCIE_RX_CNTL4__RXECC_RPT_ANY_ERR_TO_TX_DIS__SHIFT 0x15 2415 #define PCIE_RX_CNTL4__MCA_INTREQ_STABLE_WRDATA_DIS__SHIFT 0x16 2416 #define PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_TPH_DIS_MASK 0x00000001L 2417 #define PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE4_DIS_MASK 0x00000002L 2418 #define PCIE_RX_CNTL4__RX_ENH_ATOMIC_UR_OPTYPE1_E_F_DIS_MASK 0x00000004L 2419 #define PCIE_RX_CNTL4__CI_ATS_RO_DIS_MASK 0x00000008L 2420 #define PCIE_RX_CNTL4__RX_7BIT_ST_TAG_EN_MASK 0x00000010L 2421 #define PCIE_RX_CNTL4__DEGSIPCI61_953_DIS_MASK 0x00000020L 2422 #define PCIE_RX_CNTL4__RX_RCB_CPL_TIMEOUT_FAIR_DIS_MASK 0x00000080L 2423 #define PCIE_RX_CNTL4__RX_CTO_CPL_REFCLK_SPEED_MASK 0x00000300L 2424 #define PCIE_RX_CNTL4__RX_OVERFLOW_PRIV_MASK_MASK 0x0000FC00L 2425 #define PCIE_RX_CNTL4__RX_PD_OVERFLOW_FIX_DISABLE_MASK 0x00010000L 2426 #define PCIE_RX_CNTL4__RX_NAK_COUNTER_MODE_MASK 0x00020000L 2427 #define PCIE_RX_CNTL4__RX_SF_FILTERING_END_FROM_DLLP_DIS_MASK 0x00040000L 2428 #define PCIE_RX_CNTL4__RX_SRAM_PIPEMEB_FIX_DIS_MASK 0x00080000L 2429 #define PCIE_RX_CNTL4__SMCA_OOB_CRASH_DUMP_CLR_ALL_DIS_MASK 0x00100000L 2430 #define PCIE_RX_CNTL4__RXECC_RPT_ANY_ERR_TO_TX_DIS_MASK 0x00200000L 2431 #define PCIE_RX_CNTL4__MCA_INTREQ_STABLE_WRDATA_DIS_MASK 0x00400000L 2432 //PCIE_COMMON_AER_MASK 2433 #define PCIE_COMMON_AER_MASK__PRIV_SURP_DIS_VEC__SHIFT 0x0 2434 #define PCIE_COMMON_AER_MASK__ERR_ROOT_ERR_STATUS_REPORTS_SFW_DIS__SHIFT 0x8 2435 #define PCIE_COMMON_AER_MASK__ERR_CTO_NONFATAL_MODE__SHIFT 0x9 2436 #define PCIE_COMMON_AER_MASK__IGNORE_BADTLP_IN_LINKDOWN_EN__SHIFT 0x10 2437 #define PCIE_COMMON_AER_MASK__IGNORE_BADDLLP_IN_LINKDOWN_EN__SHIFT 0x11 2438 #define PCIE_COMMON_AER_MASK__PRIV_SURP_DIS_VEC_MASK 0x000000FFL 2439 #define PCIE_COMMON_AER_MASK__ERR_ROOT_ERR_STATUS_REPORTS_SFW_DIS_MASK 0x00000100L 2440 #define PCIE_COMMON_AER_MASK__ERR_CTO_NONFATAL_MODE_MASK 0x00000200L 2441 #define PCIE_COMMON_AER_MASK__IGNORE_BADTLP_IN_LINKDOWN_EN_MASK 0x00010000L 2442 #define PCIE_COMMON_AER_MASK__IGNORE_BADDLLP_IN_LINKDOWN_EN_MASK 0x00020000L 2443 //PCIE_CNTL2 2444 #define PCIE_CNTL2__RCB_LS_EN__SHIFT 0x0 2445 #define PCIE_CNTL2__MST_CPL_LS_EN__SHIFT 0x1 2446 #define PCIE_CNTL2__SLVAER_LS_EN__SHIFT 0x2 2447 #define PCIE_CNTL2__SLV_MEM_LS_EN__SHIFT 0x10 2448 #define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN__SHIFT 0x11 2449 #define PCIE_CNTL2__SLV_MEM_SD_EN__SHIFT 0x14 2450 #define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN__SHIFT 0x15 2451 #define PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING__SHIFT 0x18 2452 #define PCIE_CNTL2__SLV_MEM_DS_EN__SHIFT 0x1d 2453 #define PCIE_CNTL2__RCB_LS_EN_MASK 0x00000001L 2454 #define PCIE_CNTL2__MST_CPL_LS_EN_MASK 0x00000002L 2455 #define PCIE_CNTL2__SLVAER_LS_EN_MASK 0x00000004L 2456 #define PCIE_CNTL2__SLV_MEM_LS_EN_MASK 0x00010000L 2457 #define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN_MASK 0x00020000L 2458 #define PCIE_CNTL2__SLV_MEM_SD_EN_MASK 0x00100000L 2459 #define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN_MASK 0x00200000L 2460 #define PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING_MASK 0x1F000000L 2461 #define PCIE_CNTL2__SLV_MEM_DS_EN_MASK 0x20000000L 2462 //PCIE_RX_CNTL2 2463 #define PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0 2464 #define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR__SHIFT 0x1 2465 #define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR__SHIFT 0x2 2466 #define PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR__SHIFT 0x3 2467 #define PCIE_RX_CNTL2__RX_IGNORE_EP_PAGEREQMSG_UR__SHIFT 0x4 2468 #define PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR__SHIFT 0x5 2469 #define PCIE_RX_CNTL2__MCA_CLKGATE_DIS__SHIFT 0x6 2470 #define PCIE_RX_CNTL2__MCA_ERREVENT_INHIBIT_LOG_DIS__SHIFT 0x7 2471 #define PCIE_RX_CNTL2__RX_RCB_LATENCY_EN__SHIFT 0x8 2472 #define PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE__SHIFT 0x9 2473 #define PCIE_RX_CNTL2__SLVCPL_MEM_LS_EN__SHIFT 0xc 2474 #define PCIE_RX_CNTL2__SLVCPL_MEM_SD_EN__SHIFT 0xd 2475 #define PCIE_RX_CNTL2__SLVCPL_MEM_DS_EN__SHIFT 0xe 2476 #define PCIE_RX_CNTL2__SLV_SDP_PARITY_ERR__SHIFT 0xf 2477 #define PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT__SHIFT 0x10 2478 #define PCIE_RX_CNTL2__MCA_USE_SWRESET_DIS__SHIFT 0x1a 2479 #define PCIE_RX_CNTL2__FLR_EXTEND_MODE__SHIFT 0x1c 2480 #define PCIE_RX_CNTL2__MCA_FATAL_CONTAINMENT_DIS__SHIFT 0x1f 2481 #define PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x00000001L 2482 #define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR_MASK 0x00000002L 2483 #define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR_MASK 0x00000004L 2484 #define PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR_MASK 0x00000008L 2485 #define PCIE_RX_CNTL2__RX_IGNORE_EP_PAGEREQMSG_UR_MASK 0x00000010L 2486 #define PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR_MASK 0x00000020L 2487 #define PCIE_RX_CNTL2__MCA_CLKGATE_DIS_MASK 0x00000040L 2488 #define PCIE_RX_CNTL2__MCA_ERREVENT_INHIBIT_LOG_DIS_MASK 0x00000080L 2489 #define PCIE_RX_CNTL2__RX_RCB_LATENCY_EN_MASK 0x00000100L 2490 #define PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE_MASK 0x00000E00L 2491 #define PCIE_RX_CNTL2__SLVCPL_MEM_LS_EN_MASK 0x00001000L 2492 #define PCIE_RX_CNTL2__SLVCPL_MEM_SD_EN_MASK 0x00002000L 2493 #define PCIE_RX_CNTL2__SLVCPL_MEM_DS_EN_MASK 0x00004000L 2494 #define PCIE_RX_CNTL2__SLV_SDP_PARITY_ERR_MASK 0x00008000L 2495 #define PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT_MASK 0x03FF0000L 2496 #define PCIE_RX_CNTL2__MCA_USE_SWRESET_DIS_MASK 0x0C000000L 2497 #define PCIE_RX_CNTL2__FLR_EXTEND_MODE_MASK 0x70000000L 2498 #define PCIE_RX_CNTL2__MCA_FATAL_CONTAINMENT_DIS_MASK 0x80000000L 2499 //PCIE_CI_CNTL 2500 #define PCIE_CI_CNTL__CI_SLV_SDP_CHAIN_DIS__SHIFT 0x0 2501 #define PCIE_CI_CNTL__CI_SLV_VC0_CREDIT_CHECK_MODE__SHIFT 0x1 2502 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_OVERSUBSCRIBE_MODE__SHIFT 0x3 2503 #define PCIE_CI_CNTL__CI_SLV_RC_RD_REQ_SIZE__SHIFT 0x6 2504 #define PCIE_CI_CNTL__CI_SLV_ORDERING_DIS__SHIFT 0x8 2505 #define PCIE_CI_CNTL__CI_SLV_SDP_MEM_WR_FULL_DIS__SHIFT 0x9 2506 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS__SHIFT 0xa 2507 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE__SHIFT 0xb 2508 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR__SHIFT 0xc 2509 #define PCIE_CI_CNTL__CI_SLV_SDP_ERR_DATA_ON_POISONED_DIS__SHIFT 0x10 2510 #define PCIE_CI_CNTL__CI_SLV_SDP_CONNECT_EN__SHIFT 0x11 2511 #define PCIE_CI_CNTL__CI_SLV_SDP_MODE__SHIFT 0x12 2512 #define PCIE_CI_CNTL__CI_SLV_FATALOUT_LATCH_DIS__SHIFT 0x14 2513 #define PCIE_CI_CNTL__TX_PGMEM_CTRL_PGATE_DIS__SHIFT 0x15 2514 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_UR_EN__SHIFT 0x16 2515 #define PCIE_CI_CNTL__RX_RCB_RC_DPC_EXCEPTION_EN__SHIFT 0x17 2516 #define PCIE_CI_CNTL__RX_RCB_RC_DPC_CPL_CTL_EN__SHIFT 0x18 2517 #define PCIE_CI_CNTL__RX_RCB_CTO_IGNORE_ON_SFI_CAM_DIS__SHIFT 0x19 2518 #define PCIE_CI_CNTL__RX_RCB_SWUS_NTB_CTO_TO_UR_EN__SHIFT 0x1a 2519 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_CA_EN__SHIFT 0x1b 2520 #define PCIE_CI_CNTL__RX_RCB_SWUS_NTB_CTO_TO_CA_EN__SHIFT 0x1c 2521 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_SC_IN_LINK_DOWN_EN__SHIFT 0x1d 2522 #define PCIE_CI_CNTL__SLV_ARB_LINKWIDTH_WEIGHTED_RROBIN_EN__SHIFT 0x1e 2523 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_IGNORE_ERR_IN_LINK_DOWN_EN__SHIFT 0x1f 2524 #define PCIE_CI_CNTL__CI_SLV_SDP_CHAIN_DIS_MASK 0x00000001L 2525 #define PCIE_CI_CNTL__CI_SLV_VC0_CREDIT_CHECK_MODE_MASK 0x00000002L 2526 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_OVERSUBSCRIBE_MODE_MASK 0x00000038L 2527 #define PCIE_CI_CNTL__CI_SLV_RC_RD_REQ_SIZE_MASK 0x000000C0L 2528 #define PCIE_CI_CNTL__CI_SLV_ORDERING_DIS_MASK 0x00000100L 2529 #define PCIE_CI_CNTL__CI_SLV_SDP_MEM_WR_FULL_DIS_MASK 0x00000200L 2530 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS_MASK 0x00000400L 2531 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE_MASK 0x00000800L 2532 #define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR_MASK 0x00001000L 2533 #define PCIE_CI_CNTL__CI_SLV_SDP_ERR_DATA_ON_POISONED_DIS_MASK 0x00010000L 2534 #define PCIE_CI_CNTL__CI_SLV_SDP_CONNECT_EN_MASK 0x00020000L 2535 #define PCIE_CI_CNTL__CI_SLV_SDP_MODE_MASK 0x000C0000L 2536 #define PCIE_CI_CNTL__CI_SLV_FATALOUT_LATCH_DIS_MASK 0x00100000L 2537 #define PCIE_CI_CNTL__TX_PGMEM_CTRL_PGATE_DIS_MASK 0x00200000L 2538 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_UR_EN_MASK 0x00400000L 2539 #define PCIE_CI_CNTL__RX_RCB_RC_DPC_EXCEPTION_EN_MASK 0x00800000L 2540 #define PCIE_CI_CNTL__RX_RCB_RC_DPC_CPL_CTL_EN_MASK 0x01000000L 2541 #define PCIE_CI_CNTL__RX_RCB_CTO_IGNORE_ON_SFI_CAM_DIS_MASK 0x02000000L 2542 #define PCIE_CI_CNTL__RX_RCB_SWUS_NTB_CTO_TO_UR_EN_MASK 0x04000000L 2543 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_CA_EN_MASK 0x08000000L 2544 #define PCIE_CI_CNTL__RX_RCB_SWUS_NTB_CTO_TO_CA_EN_MASK 0x10000000L 2545 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_TO_SC_IN_LINK_DOWN_EN_MASK 0x20000000L 2546 #define PCIE_CI_CNTL__SLV_ARB_LINKWIDTH_WEIGHTED_RROBIN_EN_MASK 0x40000000L 2547 #define PCIE_CI_CNTL__RX_RCB_RC_CTO_IGNORE_ERR_IN_LINK_DOWN_EN_MASK 0x80000000L 2548 //PCIE_BUS_CNTL 2549 #define PCIE_BUS_CNTL__PMI_INT_DIS__SHIFT 0x6 2550 #define PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7 2551 #define PCIE_BUS_CNTL__TRUE_PM_STATUS_EN__SHIFT 0xc 2552 #define PCIE_BUS_CNTL__PMI_INT_DIS_MASK 0x00000040L 2553 #define PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x00000080L 2554 #define PCIE_BUS_CNTL__TRUE_PM_STATUS_EN_MASK 0x00001000L 2555 //PCIE_LC_STATE6 2556 #define PCIE_LC_STATE6__LC_PREV_STATE24__SHIFT 0x0 2557 #define PCIE_LC_STATE6__LC_PREV_STATE25__SHIFT 0x8 2558 #define PCIE_LC_STATE6__LC_PREV_STATE26__SHIFT 0x10 2559 #define PCIE_LC_STATE6__LC_PREV_STATE27__SHIFT 0x18 2560 #define PCIE_LC_STATE6__LC_PREV_STATE24_MASK 0x0000003FL 2561 #define PCIE_LC_STATE6__LC_PREV_STATE25_MASK 0x00003F00L 2562 #define PCIE_LC_STATE6__LC_PREV_STATE26_MASK 0x003F0000L 2563 #define PCIE_LC_STATE6__LC_PREV_STATE27_MASK 0x3F000000L 2564 //PCIE_LC_STATE7 2565 #define PCIE_LC_STATE7__LC_PREV_STATE28__SHIFT 0x0 2566 #define PCIE_LC_STATE7__LC_PREV_STATE29__SHIFT 0x8 2567 #define PCIE_LC_STATE7__LC_PREV_STATE30__SHIFT 0x10 2568 #define PCIE_LC_STATE7__LC_PREV_STATE31__SHIFT 0x18 2569 #define PCIE_LC_STATE7__LC_PREV_STATE28_MASK 0x0000003FL 2570 #define PCIE_LC_STATE7__LC_PREV_STATE29_MASK 0x00003F00L 2571 #define PCIE_LC_STATE7__LC_PREV_STATE30_MASK 0x003F0000L 2572 #define PCIE_LC_STATE7__LC_PREV_STATE31_MASK 0x3F000000L 2573 //PCIE_LC_STATE8 2574 #define PCIE_LC_STATE8__LC_PREV_STATE32__SHIFT 0x0 2575 #define PCIE_LC_STATE8__LC_PREV_STATE33__SHIFT 0x8 2576 #define PCIE_LC_STATE8__LC_PREV_STATE34__SHIFT 0x10 2577 #define PCIE_LC_STATE8__LC_PREV_STATE35__SHIFT 0x18 2578 #define PCIE_LC_STATE8__LC_PREV_STATE32_MASK 0x0000003FL 2579 #define PCIE_LC_STATE8__LC_PREV_STATE33_MASK 0x00003F00L 2580 #define PCIE_LC_STATE8__LC_PREV_STATE34_MASK 0x003F0000L 2581 #define PCIE_LC_STATE8__LC_PREV_STATE35_MASK 0x3F000000L 2582 //PCIE_LC_STATE9 2583 #define PCIE_LC_STATE9__LC_PREV_STATE36__SHIFT 0x0 2584 #define PCIE_LC_STATE9__LC_PREV_STATE37__SHIFT 0x8 2585 #define PCIE_LC_STATE9__LC_PREV_STATE38__SHIFT 0x10 2586 #define PCIE_LC_STATE9__LC_PREV_STATE39__SHIFT 0x18 2587 #define PCIE_LC_STATE9__LC_PREV_STATE36_MASK 0x0000003FL 2588 #define PCIE_LC_STATE9__LC_PREV_STATE37_MASK 0x00003F00L 2589 #define PCIE_LC_STATE9__LC_PREV_STATE38_MASK 0x003F0000L 2590 #define PCIE_LC_STATE9__LC_PREV_STATE39_MASK 0x3F000000L 2591 //PCIE_LC_STATE10 2592 #define PCIE_LC_STATE10__LC_PREV_STATE40__SHIFT 0x0 2593 #define PCIE_LC_STATE10__LC_PREV_STATE41__SHIFT 0x8 2594 #define PCIE_LC_STATE10__LC_PREV_STATE42__SHIFT 0x10 2595 #define PCIE_LC_STATE10__LC_PREV_STATE43__SHIFT 0x18 2596 #define PCIE_LC_STATE10__LC_PREV_STATE40_MASK 0x0000003FL 2597 #define PCIE_LC_STATE10__LC_PREV_STATE41_MASK 0x00003F00L 2598 #define PCIE_LC_STATE10__LC_PREV_STATE42_MASK 0x003F0000L 2599 #define PCIE_LC_STATE10__LC_PREV_STATE43_MASK 0x3F000000L 2600 //PCIE_LC_STATE11 2601 #define PCIE_LC_STATE11__LC_PREV_STATE44__SHIFT 0x0 2602 #define PCIE_LC_STATE11__LC_PREV_STATE45__SHIFT 0x8 2603 #define PCIE_LC_STATE11__LC_PREV_STATE46__SHIFT 0x10 2604 #define PCIE_LC_STATE11__LC_PREV_STATE47__SHIFT 0x18 2605 #define PCIE_LC_STATE11__LC_PREV_STATE44_MASK 0x0000003FL 2606 #define PCIE_LC_STATE11__LC_PREV_STATE45_MASK 0x00003F00L 2607 #define PCIE_LC_STATE11__LC_PREV_STATE46_MASK 0x003F0000L 2608 #define PCIE_LC_STATE11__LC_PREV_STATE47_MASK 0x3F000000L 2609 //PCIE_LC_STATUS1 2610 #define PCIE_LC_STATUS1__LC_REVERSE_RCVR__SHIFT 0x0 2611 #define PCIE_LC_STATUS1__LC_REVERSE_XMIT__SHIFT 0x1 2612 #define PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH__SHIFT 0x2 2613 #define PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH__SHIFT 0x5 2614 #define PCIE_LC_STATUS1__LC_REVERSE_RCVR_MASK 0x00000001L 2615 #define PCIE_LC_STATUS1__LC_REVERSE_XMIT_MASK 0x00000002L 2616 #define PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH_MASK 0x0000001CL 2617 #define PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH_MASK 0x000000E0L 2618 //PCIE_LC_STATUS2 2619 #define PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES__SHIFT 0x0 2620 #define PCIE_LC_STATUS2__LC_TURN_ON_LANE__SHIFT 0x10 2621 #define PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES_MASK 0x0000FFFFL 2622 #define PCIE_LC_STATUS2__LC_TURN_ON_LANE_MASK 0xFFFF0000L 2623 //PCIE_WPR_CNTL 2624 #define PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN__SHIFT 0x0 2625 #define PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN__SHIFT 0x1 2626 #define PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN__SHIFT 0x2 2627 #define PCIE_WPR_CNTL__WPR_RESET_COR_EN__SHIFT 0x3 2628 #define PCIE_WPR_CNTL__WPR_RESET_REG_EN__SHIFT 0x4 2629 #define PCIE_WPR_CNTL__WPR_RESET_STY_EN__SHIFT 0x5 2630 #define PCIE_WPR_CNTL__WPR_RESET_PHY_EN__SHIFT 0x6 2631 #define PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN_MASK 0x00000001L 2632 #define PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN_MASK 0x00000002L 2633 #define PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN_MASK 0x00000004L 2634 #define PCIE_WPR_CNTL__WPR_RESET_COR_EN_MASK 0x00000008L 2635 #define PCIE_WPR_CNTL__WPR_RESET_REG_EN_MASK 0x00000010L 2636 #define PCIE_WPR_CNTL__WPR_RESET_STY_EN_MASK 0x00000020L 2637 #define PCIE_WPR_CNTL__WPR_RESET_PHY_EN_MASK 0x00000040L 2638 //PCIE_RX_LAST_TLP0 2639 #define PCIE_RX_LAST_TLP0__RX_LAST_TLP0__SHIFT 0x0 2640 #define PCIE_RX_LAST_TLP0__RX_LAST_TLP0_MASK 0xFFFFFFFFL 2641 //PCIE_RX_LAST_TLP1 2642 #define PCIE_RX_LAST_TLP1__RX_LAST_TLP1__SHIFT 0x0 2643 #define PCIE_RX_LAST_TLP1__RX_LAST_TLP1_MASK 0xFFFFFFFFL 2644 //PCIE_RX_LAST_TLP2 2645 #define PCIE_RX_LAST_TLP2__RX_LAST_TLP2__SHIFT 0x0 2646 #define PCIE_RX_LAST_TLP2__RX_LAST_TLP2_MASK 0xFFFFFFFFL 2647 //PCIE_RX_LAST_TLP3 2648 #define PCIE_RX_LAST_TLP3__RX_LAST_TLP3__SHIFT 0x0 2649 #define PCIE_RX_LAST_TLP3__RX_LAST_TLP3_MASK 0xFFFFFFFFL 2650 //PCIE_I2C_REG_ADDR_EXPAND 2651 #define PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR__SHIFT 0x0 2652 #define PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR_MASK 0x0001FFFFL 2653 //PCIE_I2C_REG_DATA 2654 #define PCIE_I2C_REG_DATA__I2C_REG_DATA__SHIFT 0x0 2655 #define PCIE_I2C_REG_DATA__I2C_REG_DATA_MASK 0xFFFFFFFFL 2656 //PCIE_CFG_CNTL 2657 #define PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0 2658 #define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1 2659 #define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2 2660 #define PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x00000001L 2661 #define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x00000002L 2662 #define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x00000004L 2663 //PCIE_LC_PM_CNTL 2664 #define PCIE_LC_PM_CNTL__LC_PORT_0_CLKREQB_MAP__SHIFT 0x0 2665 #define PCIE_LC_PM_CNTL__LC_PORT_1_CLKREQB_MAP__SHIFT 0x4 2666 #define PCIE_LC_PM_CNTL__LC_PORT_2_CLKREQB_MAP__SHIFT 0x8 2667 #define PCIE_LC_PM_CNTL__LC_PORT_3_CLKREQB_MAP__SHIFT 0xc 2668 #define PCIE_LC_PM_CNTL__LC_PORT_4_CLKREQB_MAP__SHIFT 0x10 2669 #define PCIE_LC_PM_CNTL__LC_PORT_5_CLKREQB_MAP__SHIFT 0x14 2670 #define PCIE_LC_PM_CNTL__LC_PORT_6_CLKREQB_MAP__SHIFT 0x18 2671 #define PCIE_LC_PM_CNTL__LC_PORT_7_CLKREQB_MAP__SHIFT 0x1c 2672 #define PCIE_LC_PM_CNTL__LC_PORT_0_CLKREQB_MAP_MASK 0x0000000FL 2673 #define PCIE_LC_PM_CNTL__LC_PORT_1_CLKREQB_MAP_MASK 0x000000F0L 2674 #define PCIE_LC_PM_CNTL__LC_PORT_2_CLKREQB_MAP_MASK 0x00000F00L 2675 #define PCIE_LC_PM_CNTL__LC_PORT_3_CLKREQB_MAP_MASK 0x0000F000L 2676 #define PCIE_LC_PM_CNTL__LC_PORT_4_CLKREQB_MAP_MASK 0x000F0000L 2677 #define PCIE_LC_PM_CNTL__LC_PORT_5_CLKREQB_MAP_MASK 0x00F00000L 2678 #define PCIE_LC_PM_CNTL__LC_PORT_6_CLKREQB_MAP_MASK 0x0F000000L 2679 #define PCIE_LC_PM_CNTL__LC_PORT_7_CLKREQB_MAP_MASK 0xF0000000L 2680 //PCIE_LC_PM_CNTL2 2681 #define PCIE_LC_PM_CNTL2__LC_PORT_8_CLKREQB_MAP__SHIFT 0x0 2682 #define PCIE_LC_PM_CNTL2__LC_PORT_8_CLKREQB_MAP_MASK 0x0000000FL 2683 //PCIE_LC_STRAP_BUFF_CNTL 2684 #define PCIE_LC_STRAP_BUFF_CNTL__LC_STRAP_BUFF_WRITE_ON_CHANGE__SHIFT 0x0 2685 #define PCIE_LC_STRAP_BUFF_CNTL__LC_STRAP_BUFF_WRITE_ON_CHANGE_MASK 0x00000001L 2686 //PCIE_P_CNTL 2687 #define PCIE_P_CNTL__P_PWRDN_EN__SHIFT 0x0 2688 #define PCIE_P_CNTL__P_SYMALIGN_MODE__SHIFT 0x1 2689 #define PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG__SHIFT 0x2 2690 #define PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG__SHIFT 0x3 2691 #define PCIE_P_CNTL__P_IGNORE_CRC_ERR__SHIFT 0x4 2692 #define PCIE_P_CNTL__P_IGNORE_LEN_ERR__SHIFT 0x5 2693 #define PCIE_P_CNTL__P_IGNORE_EDB_ERR__SHIFT 0x6 2694 #define PCIE_P_CNTL__P_IGNORE_IDL_ERR__SHIFT 0x7 2695 #define PCIE_P_CNTL__P_IGNORE_TOK_ERR__SHIFT 0x8 2696 #define PCIE_P_CNTL__P_DESKEW_EMPTYMODE__SHIFT 0x9 2697 #define PCIE_P_CNTL__P_DESKEW_SKP_RMV__SHIFT 0xa 2698 #define PCIE_P_CNTL__LC_FREQ_ADJ_RESET_ACK_EN__SHIFT 0xb 2699 #define PCIE_P_CNTL__P_BLK_LOCK_MODE__SHIFT 0xc 2700 #define PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK__SHIFT 0xd 2701 #define PCIE_P_CNTL__P_ELEC_IDLE_MODE__SHIFT 0xe 2702 #define PCIE_P_CNTL__LC_TIEOFF_LANES_IGNORE_REFCLKACK__SHIFT 0x10 2703 #define PCIE_P_CNTL__ASSERT_DVALID_ON_EI_TRANS__SHIFT 0x11 2704 #define PCIE_P_CNTL__LC_PCLK_2GHZ_MAPPING__SHIFT 0x12 2705 #define PCIE_P_CNTL__MASTER_PLL_LANE_NUM__SHIFT 0x13 2706 #define PCIE_P_CNTL__MASTER_PLL_LANE_REFCLKREQ_EN__SHIFT 0x17 2707 #define PCIE_P_CNTL__REFCLKREQ_WAIT_FOR_MASTER_PLL__SHIFT 0x18 2708 #define PCIE_P_CNTL__LC_FILTER_SKP_FROM_L_IDLE__SHIFT 0x19 2709 #define PCIE_P_CNTL__P_IGNORE_CXL_EDS_LOCATION__SHIFT 0x1a 2710 #define PCIE_P_CNTL__P_IGNORE_CXL_UNEXPECTED_PID__SHIFT 0x1b 2711 #define PCIE_P_CNTL__LC_RESET_TRACK_TSX_COUNTER_NO_DATA_VLD__SHIFT 0x1c 2712 #define PCIE_P_CNTL__LC_MISSING_COM_RESET_SET_TRACK__SHIFT 0x1f 2713 #define PCIE_P_CNTL__P_PWRDN_EN_MASK 0x00000001L 2714 #define PCIE_P_CNTL__P_SYMALIGN_MODE_MASK 0x00000002L 2715 #define PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG_MASK 0x00000004L 2716 #define PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG_MASK 0x00000008L 2717 #define PCIE_P_CNTL__P_IGNORE_CRC_ERR_MASK 0x00000010L 2718 #define PCIE_P_CNTL__P_IGNORE_LEN_ERR_MASK 0x00000020L 2719 #define PCIE_P_CNTL__P_IGNORE_EDB_ERR_MASK 0x00000040L 2720 #define PCIE_P_CNTL__P_IGNORE_IDL_ERR_MASK 0x00000080L 2721 #define PCIE_P_CNTL__P_IGNORE_TOK_ERR_MASK 0x00000100L 2722 #define PCIE_P_CNTL__P_DESKEW_EMPTYMODE_MASK 0x00000200L 2723 #define PCIE_P_CNTL__P_DESKEW_SKP_RMV_MASK 0x00000400L 2724 #define PCIE_P_CNTL__LC_FREQ_ADJ_RESET_ACK_EN_MASK 0x00000800L 2725 #define PCIE_P_CNTL__P_BLK_LOCK_MODE_MASK 0x00001000L 2726 #define PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK_MASK 0x00002000L 2727 #define PCIE_P_CNTL__P_ELEC_IDLE_MODE_MASK 0x0000C000L 2728 #define PCIE_P_CNTL__LC_TIEOFF_LANES_IGNORE_REFCLKACK_MASK 0x00010000L 2729 #define PCIE_P_CNTL__ASSERT_DVALID_ON_EI_TRANS_MASK 0x00020000L 2730 #define PCIE_P_CNTL__LC_PCLK_2GHZ_MAPPING_MASK 0x00040000L 2731 #define PCIE_P_CNTL__MASTER_PLL_LANE_NUM_MASK 0x00780000L 2732 #define PCIE_P_CNTL__MASTER_PLL_LANE_REFCLKREQ_EN_MASK 0x00800000L 2733 #define PCIE_P_CNTL__REFCLKREQ_WAIT_FOR_MASTER_PLL_MASK 0x01000000L 2734 #define PCIE_P_CNTL__LC_FILTER_SKP_FROM_L_IDLE_MASK 0x02000000L 2735 #define PCIE_P_CNTL__P_IGNORE_CXL_EDS_LOCATION_MASK 0x04000000L 2736 #define PCIE_P_CNTL__P_IGNORE_CXL_UNEXPECTED_PID_MASK 0x08000000L 2737 #define PCIE_P_CNTL__LC_RESET_TRACK_TSX_COUNTER_NO_DATA_VLD_MASK 0x70000000L 2738 #define PCIE_P_CNTL__LC_MISSING_COM_RESET_SET_TRACK_MASK 0x80000000L 2739 //PCIE_P_BUF_STATUS 2740 #define PCIE_P_BUF_STATUS__P_OVERFLOW_ERR__SHIFT 0x0 2741 #define PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR__SHIFT 0x10 2742 #define PCIE_P_BUF_STATUS__P_OVERFLOW_ERR_MASK 0x0000FFFFL 2743 #define PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR_MASK 0xFFFF0000L 2744 //PCIE_P_DECODER_STATUS 2745 #define PCIE_P_DECODER_STATUS__P_DECODE_ERR__SHIFT 0x0 2746 #define PCIE_P_DECODER_STATUS__P_DECODE_ERR_MASK 0x0000FFFFL 2747 //PCIE_P_MISC_STATUS 2748 #define PCIE_P_MISC_STATUS__P_DESKEW_ERR__SHIFT 0x0 2749 #define PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR__SHIFT 0x10 2750 #define PCIE_P_MISC_STATUS__P_DESKEW_ERR_MASK 0x000001FFL 2751 #define PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR_MASK 0xFFFF0000L 2752 //PCIE_P_RCV_L0S_FTS_DET 2753 #define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MIN__SHIFT 0x0 2754 #define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MAX__SHIFT 0x8 2755 #define PCIE_P_RCV_L0S_FTS_DET__LC_TXPHYSTATUS_DONT_BLOCK_ARM_L1_L23_EN__SHIFT 0x10 2756 #define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MIN_MASK 0x000000FFL 2757 #define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MAX_MASK 0x0000FF00L 2758 #define PCIE_P_RCV_L0S_FTS_DET__LC_TXPHYSTATUS_DONT_BLOCK_ARM_L1_L23_EN_MASK 0x00010000L 2759 //PCIE_RX_AD 2760 #define PCIE_RX_AD__RX_SWUS_DROP_PME_TO__SHIFT 0x0 2761 #define PCIE_RX_AD__RX_SWUS_DROP_UNLOCK__SHIFT 0x1 2762 #define PCIE_RX_AD__RX_SWUS_UR_VDM0__SHIFT 0x2 2763 #define PCIE_RX_AD__RX_SWUS_DROP_VDM0__SHIFT 0x3 2764 #define PCIE_RX_AD__RX_SWUS_DROP_VDM1__SHIFT 0x4 2765 #define PCIE_RX_AD__RX_SWUS_UR_MSG_PREFIX_DIS__SHIFT 0x5 2766 #define PCIE_RX_AD__RX_RC_DROP_VDM0__SHIFT 0x8 2767 #define PCIE_RX_AD__RX_RC_UR_VDM0__SHIFT 0x9 2768 #define PCIE_RX_AD__RX_RC_DROP_VDM1__SHIFT 0xa 2769 #define PCIE_RX_AD__RX_RC_UR_SSPL_MSG__SHIFT 0xb 2770 #define PCIE_RX_AD__RX_RC_UR_BFRC_MSG__SHIFT 0xc 2771 #define PCIE_RX_AD__RX_RC_DROP_PME_TO_ACK__SHIFT 0xd 2772 #define PCIE_RX_AD__RX_RC_UR_ECRC_DIS__SHIFT 0xe 2773 #define PCIE_RX_AD__RX_RC_DROP_CPL_ECRC_FAILURE__SHIFT 0xf 2774 #define PCIE_RX_AD__RX_SB_DROP_LTAR_VDM_EN__SHIFT 0x10 2775 #define PCIE_RX_AD__RX_RC_UR_POIS_ATOP__SHIFT 0x11 2776 #define PCIE_RX_AD__RX_RC_LARGE_VDM_BFRC_EN__SHIFT 0x12 2777 #define PCIE_RX_AD__RC_IGNORE_ACS_ERR_ON_DRS_DIS__SHIFT 0x13 2778 #define PCIE_RX_AD__RX_SWUS_IGNORE_ROUTING_ON_VDM_EN__SHIFT 0x14 2779 #define PCIE_RX_AD__RX_SWUS_DROP_PME_TO_MASK 0x00000001L 2780 #define PCIE_RX_AD__RX_SWUS_DROP_UNLOCK_MASK 0x00000002L 2781 #define PCIE_RX_AD__RX_SWUS_UR_VDM0_MASK 0x00000004L 2782 #define PCIE_RX_AD__RX_SWUS_DROP_VDM0_MASK 0x00000008L 2783 #define PCIE_RX_AD__RX_SWUS_DROP_VDM1_MASK 0x00000010L 2784 #define PCIE_RX_AD__RX_SWUS_UR_MSG_PREFIX_DIS_MASK 0x00000020L 2785 #define PCIE_RX_AD__RX_RC_DROP_VDM0_MASK 0x00000100L 2786 #define PCIE_RX_AD__RX_RC_UR_VDM0_MASK 0x00000200L 2787 #define PCIE_RX_AD__RX_RC_DROP_VDM1_MASK 0x00000400L 2788 #define PCIE_RX_AD__RX_RC_UR_SSPL_MSG_MASK 0x00000800L 2789 #define PCIE_RX_AD__RX_RC_UR_BFRC_MSG_MASK 0x00001000L 2790 #define PCIE_RX_AD__RX_RC_DROP_PME_TO_ACK_MASK 0x00002000L 2791 #define PCIE_RX_AD__RX_RC_UR_ECRC_DIS_MASK 0x00004000L 2792 #define PCIE_RX_AD__RX_RC_DROP_CPL_ECRC_FAILURE_MASK 0x00008000L 2793 #define PCIE_RX_AD__RX_SB_DROP_LTAR_VDM_EN_MASK 0x00010000L 2794 #define PCIE_RX_AD__RX_RC_UR_POIS_ATOP_MASK 0x00020000L 2795 #define PCIE_RX_AD__RX_RC_LARGE_VDM_BFRC_EN_MASK 0x00040000L 2796 #define PCIE_RX_AD__RC_IGNORE_ACS_ERR_ON_DRS_DIS_MASK 0x00080000L 2797 #define PCIE_RX_AD__RX_SWUS_IGNORE_ROUTING_ON_VDM_EN_MASK 0x00100000L 2798 //PCIE_SDP_CTRL 2799 #define PCIE_SDP_CTRL__SDP_UNIT_ID__SHIFT 0x0 2800 #define PCIE_SDP_CTRL__CI_SLV_REQR_FULL_DISCONNECT_EN__SHIFT 0x4 2801 #define PCIE_SDP_CTRL__CI_SLV_REQR_PART_DISCONNECT_EN__SHIFT 0x5 2802 #define PCIE_SDP_CTRL__CI_SLAVE_TAG_STEALING_DIS__SHIFT 0x9 2803 #define PCIE_SDP_CTRL__SLAVE_PREFIX_PRELOAD_DIS__SHIFT 0xa 2804 #define PCIE_SDP_CTRL__CI_DISABLE_LTR_DROPPING__SHIFT 0xb 2805 #define PCIE_SDP_CTRL__RX_SWUS_SIDEBAND_CPLHDR_DIS__SHIFT 0xc 2806 #define PCIE_SDP_CTRL__CI_SWUS_RCVD_ERR_HANDLING_DIS__SHIFT 0xf 2807 #define PCIE_SDP_CTRL__EARLY_HW_WAKE_UP_EN__SHIFT 0x10 2808 #define PCIE_SDP_CTRL__SLV_SDP_DISCONNECT_WHEN_IN_L1_EN__SHIFT 0x11 2809 #define PCIE_SDP_CTRL__BLOCK_SLV_SDP_DISCONNECT_WHEN_EARLY_HW_WAKE_UP_EN__SHIFT 0x12 2810 #define PCIE_SDP_CTRL__CI_SLV_SDP_PARITY_CHECK_EN__SHIFT 0x13 2811 #define PCIE_SDP_CTRL__MCA_ERR_SEVERITY_0__SHIFT 0x14 2812 #define PCIE_SDP_CTRL__CI_SLV_GEN_ERREVENT_EN__SHIFT 0x17 2813 #define PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_MODE__SHIFT 0x19 2814 #define PCIE_SDP_CTRL__SDP_UNIT_ID_LOWER__SHIFT 0x1a 2815 #define PCIE_SDP_CTRL__CI_SDP_RECONFIG_EN__SHIFT 0x1d 2816 #define PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_BIT46_EN__SHIFT 0x1e 2817 #define PCIE_SDP_CTRL__SDP_UNIT_ID_MASK 0x0000000FL 2818 #define PCIE_SDP_CTRL__CI_SLV_REQR_FULL_DISCONNECT_EN_MASK 0x00000010L 2819 #define PCIE_SDP_CTRL__CI_SLV_REQR_PART_DISCONNECT_EN_MASK 0x00000020L 2820 #define PCIE_SDP_CTRL__CI_SLAVE_TAG_STEALING_DIS_MASK 0x00000200L 2821 #define PCIE_SDP_CTRL__SLAVE_PREFIX_PRELOAD_DIS_MASK 0x00000400L 2822 #define PCIE_SDP_CTRL__CI_DISABLE_LTR_DROPPING_MASK 0x00000800L 2823 #define PCIE_SDP_CTRL__RX_SWUS_SIDEBAND_CPLHDR_DIS_MASK 0x00001000L 2824 #define PCIE_SDP_CTRL__CI_SWUS_RCVD_ERR_HANDLING_DIS_MASK 0x00008000L 2825 #define PCIE_SDP_CTRL__EARLY_HW_WAKE_UP_EN_MASK 0x00010000L 2826 #define PCIE_SDP_CTRL__SLV_SDP_DISCONNECT_WHEN_IN_L1_EN_MASK 0x00020000L 2827 #define PCIE_SDP_CTRL__BLOCK_SLV_SDP_DISCONNECT_WHEN_EARLY_HW_WAKE_UP_EN_MASK 0x00040000L 2828 #define PCIE_SDP_CTRL__CI_SLV_SDP_PARITY_CHECK_EN_MASK 0x00080000L 2829 #define PCIE_SDP_CTRL__MCA_ERR_SEVERITY_0_MASK 0x00700000L 2830 #define PCIE_SDP_CTRL__CI_SLV_GEN_ERREVENT_EN_MASK 0x00800000L 2831 #define PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_MODE_MASK 0x02000000L 2832 #define PCIE_SDP_CTRL__SDP_UNIT_ID_LOWER_MASK 0x1C000000L 2833 #define PCIE_SDP_CTRL__CI_SDP_RECONFIG_EN_MASK 0x20000000L 2834 #define PCIE_SDP_CTRL__CI_VIRTUAL_WIRE_BIT46_EN_MASK 0x40000000L 2835 //PCIE_SDP_SWUS_SLV_ATTR_CTRL 2836 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMWR__SHIFT 0x0 2837 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMRD__SHIFT 0x2 2838 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_ATOMIC__SHIFT 0x4 2839 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMWR__SHIFT 0x6 2840 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMRD__SHIFT 0x8 2841 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_ATOMIC__SHIFT 0xa 2842 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMWR__SHIFT 0xc 2843 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMRD__SHIFT 0xe 2844 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_ATOMIC__SHIFT 0x10 2845 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMWR_MASK 0x00000003L 2846 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_MEMRD_MASK 0x0000000CL 2847 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_RO_OVERRIDE_ATOMIC_MASK 0x00000030L 2848 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMWR_MASK 0x000000C0L 2849 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_MEMRD_MASK 0x00000300L 2850 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_SNR_OVERRIDE_ATOMIC_MASK 0x00000C00L 2851 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMWR_MASK 0x00003000L 2852 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_MEMRD_MASK 0x0000C000L 2853 #define PCIE_SDP_SWUS_SLV_ATTR_CTRL__CI_SWUS_SLV_IDO_OVERRIDE_ATOMIC_MASK 0x00030000L 2854 //PCIE_SDP_CTRL2 2855 #define PCIE_SDP_CTRL2__CI_VIRTUAL_WIRE_DIS__SHIFT 0x0 2856 #define PCIE_SDP_CTRL2__CI_SLV_SDP_INIT_CREDIT_WRRSP_VC0__SHIFT 0x8 2857 #define PCIE_SDP_CTRL2__CI_SLV_SDP_INIT_CREDIT_WRRSP_VC1__SHIFT 0x10 2858 #define PCIE_SDP_CTRL2__CI_SLV_SDP_INIT_CREDIT_RDRSP_VC0__SHIFT 0x18 2859 #define PCIE_SDP_CTRL2__CI_VIRTUAL_WIRE_DIS_MASK 0x00000001L 2860 #define PCIE_SDP_CTRL2__CI_SLV_SDP_INIT_CREDIT_WRRSP_VC0_MASK 0x0000FF00L 2861 #define PCIE_SDP_CTRL2__CI_SLV_SDP_INIT_CREDIT_WRRSP_VC1_MASK 0x00FF0000L 2862 #define PCIE_SDP_CTRL2__CI_SLV_SDP_INIT_CREDIT_RDRSP_VC0_MASK 0xFF000000L 2863 //PCIE_PERF_COUNT_CNTL 2864 #define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_EN__SHIFT 0x0 2865 #define PCIE_PERF_COUNT_CNTL__GLOBAL_SHADOW_WR__SHIFT 0x1 2866 #define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_RESET__SHIFT 0x2 2867 #define PCIE_PERF_COUNT_CNTL__GLOBAL_SHADOW_WR_LCLK_STATUS__SHIFT 0x1f 2868 #define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_EN_MASK 0x00000001L 2869 #define PCIE_PERF_COUNT_CNTL__GLOBAL_SHADOW_WR_MASK 0x00000002L 2870 #define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_RESET_MASK 0x00000004L 2871 #define PCIE_PERF_COUNT_CNTL__GLOBAL_SHADOW_WR_LCLK_STATUS_MASK 0x80000000L 2872 //PCIE_PERF_CNTL_TXCLK1 2873 #define PCIE_PERF_CNTL_TXCLK1__EVENT0_SEL__SHIFT 0x0 2874 #define PCIE_PERF_CNTL_TXCLK1__EVENT1_SEL__SHIFT 0x8 2875 #define PCIE_PERF_CNTL_TXCLK1__COUNTER0_FULL__SHIFT 0x10 2876 #define PCIE_PERF_CNTL_TXCLK1__COUNTER1_FULL__SHIFT 0x11 2877 #define PCIE_PERF_CNTL_TXCLK1__EVENT0_SEL_MASK 0x000000FFL 2878 #define PCIE_PERF_CNTL_TXCLK1__EVENT1_SEL_MASK 0x0000FF00L 2879 #define PCIE_PERF_CNTL_TXCLK1__COUNTER0_FULL_MASK 0x00010000L 2880 #define PCIE_PERF_CNTL_TXCLK1__COUNTER1_FULL_MASK 0x00020000L 2881 //PCIE_PERF_COUNT0_TXCLK1 2882 #define PCIE_PERF_COUNT0_TXCLK1__COUNTER0__SHIFT 0x0 2883 #define PCIE_PERF_COUNT0_TXCLK1__COUNTER0_MASK 0xFFFFFFFFL 2884 //PCIE_PERF_COUNT1_TXCLK1 2885 #define PCIE_PERF_COUNT1_TXCLK1__COUNTER1__SHIFT 0x0 2886 #define PCIE_PERF_COUNT1_TXCLK1__COUNTER1_MASK 0xFFFFFFFFL 2887 //PCIE_PERF_CNTL_TXCLK2 2888 #define PCIE_PERF_CNTL_TXCLK2__EVENT0_SEL__SHIFT 0x0 2889 #define PCIE_PERF_CNTL_TXCLK2__EVENT1_SEL__SHIFT 0x8 2890 #define PCIE_PERF_CNTL_TXCLK2__COUNTER0_FULL__SHIFT 0x10 2891 #define PCIE_PERF_CNTL_TXCLK2__COUNTER1_FULL__SHIFT 0x11 2892 #define PCIE_PERF_CNTL_TXCLK2__EVENT0_SEL_MASK 0x000000FFL 2893 #define PCIE_PERF_CNTL_TXCLK2__EVENT1_SEL_MASK 0x0000FF00L 2894 #define PCIE_PERF_CNTL_TXCLK2__COUNTER0_FULL_MASK 0x00010000L 2895 #define PCIE_PERF_CNTL_TXCLK2__COUNTER1_FULL_MASK 0x00020000L 2896 //PCIE_PERF_COUNT0_TXCLK2 2897 #define PCIE_PERF_COUNT0_TXCLK2__COUNTER0__SHIFT 0x0 2898 #define PCIE_PERF_COUNT0_TXCLK2__COUNTER0_MASK 0xFFFFFFFFL 2899 //PCIE_PERF_COUNT1_TXCLK2 2900 #define PCIE_PERF_COUNT1_TXCLK2__COUNTER1__SHIFT 0x0 2901 #define PCIE_PERF_COUNT1_TXCLK2__COUNTER1_MASK 0xFFFFFFFFL 2902 //PCIE_PERF_CNTL_TXCLK3 2903 #define PCIE_PERF_CNTL_TXCLK3__EVENT0_SEL__SHIFT 0x0 2904 #define PCIE_PERF_CNTL_TXCLK3__EVENT1_SEL__SHIFT 0x8 2905 #define PCIE_PERF_CNTL_TXCLK3__COUNTER0_FULL__SHIFT 0x10 2906 #define PCIE_PERF_CNTL_TXCLK3__COUNTER1_FULL__SHIFT 0x11 2907 #define PCIE_PERF_CNTL_TXCLK3__EVENT0_SEL_MASK 0x000000FFL 2908 #define PCIE_PERF_CNTL_TXCLK3__EVENT1_SEL_MASK 0x0000FF00L 2909 #define PCIE_PERF_CNTL_TXCLK3__COUNTER0_FULL_MASK 0x00010000L 2910 #define PCIE_PERF_CNTL_TXCLK3__COUNTER1_FULL_MASK 0x00020000L 2911 //PCIE_PERF_COUNT0_TXCLK3 2912 #define PCIE_PERF_COUNT0_TXCLK3__COUNTER0__SHIFT 0x0 2913 #define PCIE_PERF_COUNT0_TXCLK3__COUNTER0_MASK 0xFFFFFFFFL 2914 //PCIE_PERF_COUNT1_TXCLK3 2915 #define PCIE_PERF_COUNT1_TXCLK3__COUNTER1__SHIFT 0x0 2916 #define PCIE_PERF_COUNT1_TXCLK3__COUNTER1_MASK 0xFFFFFFFFL 2917 //PCIE_PERF_CNTL_TXCLK4 2918 #define PCIE_PERF_CNTL_TXCLK4__EVENT0_SEL__SHIFT 0x0 2919 #define PCIE_PERF_CNTL_TXCLK4__EVENT1_SEL__SHIFT 0x8 2920 #define PCIE_PERF_CNTL_TXCLK4__COUNTER0_FULL__SHIFT 0x10 2921 #define PCIE_PERF_CNTL_TXCLK4__COUNTER1_FULL__SHIFT 0x11 2922 #define PCIE_PERF_CNTL_TXCLK4__EVENT0_SEL_MASK 0x000000FFL 2923 #define PCIE_PERF_CNTL_TXCLK4__EVENT1_SEL_MASK 0x0000FF00L 2924 #define PCIE_PERF_CNTL_TXCLK4__COUNTER0_FULL_MASK 0x00010000L 2925 #define PCIE_PERF_CNTL_TXCLK4__COUNTER1_FULL_MASK 0x00020000L 2926 //PCIE_PERF_COUNT0_TXCLK4 2927 #define PCIE_PERF_COUNT0_TXCLK4__COUNTER0__SHIFT 0x0 2928 #define PCIE_PERF_COUNT0_TXCLK4__COUNTER0_MASK 0xFFFFFFFFL 2929 //PCIE_PERF_COUNT1_TXCLK4 2930 #define PCIE_PERF_COUNT1_TXCLK4__COUNTER1__SHIFT 0x0 2931 #define PCIE_PERF_COUNT1_TXCLK4__COUNTER1_MASK 0xFFFFFFFFL 2932 //PCIE_PERF_CNTL_EVENT_LC_PORT_SEL 2933 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF0_PORT_SEL_TXCLK1__SHIFT 0x0 2934 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF1_PORT_SEL_TXCLK1__SHIFT 0x4 2935 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF0_PORT_SEL_TXCLK2__SHIFT 0x8 2936 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF1_PORT_SEL_TXCLK2__SHIFT 0xc 2937 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF0_PORT_SEL_TXCLK1_MASK 0x0000000FL 2938 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF1_PORT_SEL_TXCLK1_MASK 0x000000F0L 2939 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF0_PORT_SEL_TXCLK2_MASK 0x00000F00L 2940 #define PCIE_PERF_CNTL_EVENT_LC_PORT_SEL__PERF1_PORT_SEL_TXCLK2_MASK 0x0000F000L 2941 //PCIE_PERF_CNTL_EVENT_CI_PORT_SEL 2942 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_TXCLK3__SHIFT 0x0 2943 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_TXCLK3__SHIFT 0x4 2944 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_TXCLK4__SHIFT 0x8 2945 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_TXCLK4__SHIFT 0xc 2946 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_LCLK1__SHIFT 0x10 2947 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_LCLK1__SHIFT 0x14 2948 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_LCLK2__SHIFT 0x18 2949 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_LCLK2__SHIFT 0x1c 2950 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_TXCLK3_MASK 0x0000000FL 2951 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_TXCLK3_MASK 0x000000F0L 2952 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_TXCLK4_MASK 0x00000F00L 2953 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_TXCLK4_MASK 0x0000F000L 2954 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_LCLK1_MASK 0x000F0000L 2955 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_LCLK1_MASK 0x00F00000L 2956 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF0_PORT_SEL_LCLK2_MASK 0x0F000000L 2957 #define PCIE_PERF_CNTL_EVENT_CI_PORT_SEL__PERF1_PORT_SEL_LCLK2_MASK 0xF0000000L 2958 //PCIE_PERF_CNTL_TXCLK5 2959 #define PCIE_PERF_CNTL_TXCLK5__EVENT0_SEL__SHIFT 0x0 2960 #define PCIE_PERF_CNTL_TXCLK5__EVENT1_SEL__SHIFT 0x8 2961 #define PCIE_PERF_CNTL_TXCLK5__COUNTER0_FULL__SHIFT 0x10 2962 #define PCIE_PERF_CNTL_TXCLK5__COUNTER1_FULL__SHIFT 0x11 2963 #define PCIE_PERF_CNTL_TXCLK5__EVENT0_SEL_MASK 0x000000FFL 2964 #define PCIE_PERF_CNTL_TXCLK5__EVENT1_SEL_MASK 0x0000FF00L 2965 #define PCIE_PERF_CNTL_TXCLK5__COUNTER0_FULL_MASK 0x00010000L 2966 #define PCIE_PERF_CNTL_TXCLK5__COUNTER1_FULL_MASK 0x00020000L 2967 //PCIE_PERF_COUNT0_TXCLK5 2968 #define PCIE_PERF_COUNT0_TXCLK5__COUNTER0__SHIFT 0x0 2969 #define PCIE_PERF_COUNT0_TXCLK5__COUNTER0_MASK 0xFFFFFFFFL 2970 //PCIE_PERF_COUNT1_TXCLK5 2971 #define PCIE_PERF_COUNT1_TXCLK5__COUNTER1__SHIFT 0x0 2972 #define PCIE_PERF_COUNT1_TXCLK5__COUNTER1_MASK 0xFFFFFFFFL 2973 //PCIE_PERF_CNTL_TXCLK6 2974 #define PCIE_PERF_CNTL_TXCLK6__EVENT0_SEL__SHIFT 0x0 2975 #define PCIE_PERF_CNTL_TXCLK6__EVENT1_SEL__SHIFT 0x8 2976 #define PCIE_PERF_CNTL_TXCLK6__COUNTER0_FULL__SHIFT 0x10 2977 #define PCIE_PERF_CNTL_TXCLK6__COUNTER1_FULL__SHIFT 0x11 2978 #define PCIE_PERF_CNTL_TXCLK6__EVENT0_SEL_MASK 0x000000FFL 2979 #define PCIE_PERF_CNTL_TXCLK6__EVENT1_SEL_MASK 0x0000FF00L 2980 #define PCIE_PERF_CNTL_TXCLK6__COUNTER0_FULL_MASK 0x00010000L 2981 #define PCIE_PERF_CNTL_TXCLK6__COUNTER1_FULL_MASK 0x00020000L 2982 //PCIE_PERF_COUNT0_TXCLK6 2983 #define PCIE_PERF_COUNT0_TXCLK6__COUNTER0__SHIFT 0x0 2984 #define PCIE_PERF_COUNT0_TXCLK6__COUNTER0_MASK 0xFFFFFFFFL 2985 //PCIE_PERF_COUNT1_TXCLK6 2986 #define PCIE_PERF_COUNT1_TXCLK6__COUNTER1__SHIFT 0x0 2987 #define PCIE_PERF_COUNT1_TXCLK6__COUNTER1_MASK 0xFFFFFFFFL 2988 //PCIE_STRAP_F0 2989 #define PCIE_STRAP_F0__STRAP_F0_EN__SHIFT 0x0 2990 #define PCIE_STRAP_F0__STRAP_F0_LEGACY_DEVICE_TYPE_EN__SHIFT 0x1 2991 #define PCIE_STRAP_F0__STRAP_F0_MSI_EN__SHIFT 0x2 2992 #define PCIE_STRAP_F0__STRAP_F0_VC_EN__SHIFT 0x3 2993 #define PCIE_STRAP_F0__STRAP_F0_DSN_EN__SHIFT 0x4 2994 #define PCIE_STRAP_F0__STRAP_F0_AER_EN__SHIFT 0x5 2995 #define PCIE_STRAP_F0__STRAP_F0_ACS_EN__SHIFT 0x6 2996 #define PCIE_STRAP_F0__STRAP_F0_BAR_EN__SHIFT 0x7 2997 #define PCIE_STRAP_F0__STRAP_F0_PWR_EN__SHIFT 0x8 2998 #define PCIE_STRAP_F0__STRAP_F0_DPA_EN__SHIFT 0x9 2999 #define PCIE_STRAP_F0__STRAP_F0_ATS_EN__SHIFT 0xa 3000 #define PCIE_STRAP_F0__STRAP_F0_PAGE_REQ_EN__SHIFT 0xb 3001 #define PCIE_STRAP_F0__STRAP_F0_PASID_EN__SHIFT 0xc 3002 #define PCIE_STRAP_F0__STRAP_F0_ECRC_CHECK_EN__SHIFT 0xd 3003 #define PCIE_STRAP_F0__STRAP_F0_ECRC_GEN_EN__SHIFT 0xe 3004 #define PCIE_STRAP_F0__STRAP_F0_CPL_ABORT_ERR_EN__SHIFT 0xf 3005 #define PCIE_STRAP_F0__STRAP_F0_POISONED_ADVISORY_NONFATAL__SHIFT 0x10 3006 #define PCIE_STRAP_F0__STRAP_F0_MC_EN__SHIFT 0x11 3007 #define PCIE_STRAP_F0__STRAP_F0_ATOMIC_EN__SHIFT 0x12 3008 #define PCIE_STRAP_F0__STRAP_F0_ATOMIC_64BIT_EN__SHIFT 0x13 3009 #define PCIE_STRAP_F0__STRAP_F0_ATOMIC_ROUTING_EN__SHIFT 0x14 3010 #define PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP__SHIFT 0x15 3011 #define PCIE_STRAP_F0__STRAP_F0_VFn_MSI_MULTI_CAP__SHIFT 0x18 3012 #define PCIE_STRAP_F0__STRAP_F0_MSI_PERVECTOR_MASK_CAP__SHIFT 0x1b 3013 #define PCIE_STRAP_F0__STRAP_F0_NO_RO_ENABLED_P2P_PASSING__SHIFT 0x1c 3014 #define PCIE_STRAP_F0__STRAP_SWUS_ARI_EN__SHIFT 0x1d 3015 #define PCIE_STRAP_F0__STRAP_F0_SRIOV_EN__SHIFT 0x1e 3016 #define PCIE_STRAP_F0__STRAP_F0_MSI_MAP_EN__SHIFT 0x1f 3017 #define PCIE_STRAP_F0__STRAP_F0_EN_MASK 0x00000001L 3018 #define PCIE_STRAP_F0__STRAP_F0_LEGACY_DEVICE_TYPE_EN_MASK 0x00000002L 3019 #define PCIE_STRAP_F0__STRAP_F0_MSI_EN_MASK 0x00000004L 3020 #define PCIE_STRAP_F0__STRAP_F0_VC_EN_MASK 0x00000008L 3021 #define PCIE_STRAP_F0__STRAP_F0_DSN_EN_MASK 0x00000010L 3022 #define PCIE_STRAP_F0__STRAP_F0_AER_EN_MASK 0x00000020L 3023 #define PCIE_STRAP_F0__STRAP_F0_ACS_EN_MASK 0x00000040L 3024 #define PCIE_STRAP_F0__STRAP_F0_BAR_EN_MASK 0x00000080L 3025 #define PCIE_STRAP_F0__STRAP_F0_PWR_EN_MASK 0x00000100L 3026 #define PCIE_STRAP_F0__STRAP_F0_DPA_EN_MASK 0x00000200L 3027 #define PCIE_STRAP_F0__STRAP_F0_ATS_EN_MASK 0x00000400L 3028 #define PCIE_STRAP_F0__STRAP_F0_PAGE_REQ_EN_MASK 0x00000800L 3029 #define PCIE_STRAP_F0__STRAP_F0_PASID_EN_MASK 0x00001000L 3030 #define PCIE_STRAP_F0__STRAP_F0_ECRC_CHECK_EN_MASK 0x00002000L 3031 #define PCIE_STRAP_F0__STRAP_F0_ECRC_GEN_EN_MASK 0x00004000L 3032 #define PCIE_STRAP_F0__STRAP_F0_CPL_ABORT_ERR_EN_MASK 0x00008000L 3033 #define PCIE_STRAP_F0__STRAP_F0_POISONED_ADVISORY_NONFATAL_MASK 0x00010000L 3034 #define PCIE_STRAP_F0__STRAP_F0_MC_EN_MASK 0x00020000L 3035 #define PCIE_STRAP_F0__STRAP_F0_ATOMIC_EN_MASK 0x00040000L 3036 #define PCIE_STRAP_F0__STRAP_F0_ATOMIC_64BIT_EN_MASK 0x00080000L 3037 #define PCIE_STRAP_F0__STRAP_F0_ATOMIC_ROUTING_EN_MASK 0x00100000L 3038 #define PCIE_STRAP_F0__STRAP_F0_MSI_MULTI_CAP_MASK 0x00E00000L 3039 #define PCIE_STRAP_F0__STRAP_F0_VFn_MSI_MULTI_CAP_MASK 0x07000000L 3040 #define PCIE_STRAP_F0__STRAP_F0_MSI_PERVECTOR_MASK_CAP_MASK 0x08000000L 3041 #define PCIE_STRAP_F0__STRAP_F0_NO_RO_ENABLED_P2P_PASSING_MASK 0x10000000L 3042 #define PCIE_STRAP_F0__STRAP_SWUS_ARI_EN_MASK 0x20000000L 3043 #define PCIE_STRAP_F0__STRAP_F0_SRIOV_EN_MASK 0x40000000L 3044 #define PCIE_STRAP_F0__STRAP_F0_MSI_MAP_EN_MASK 0x80000000L 3045 //PCIE_STRAP_MISC 3046 #define PCIE_STRAP_MISC__STRAP_DLF_EN__SHIFT 0x0 3047 #define PCIE_STRAP_MISC__STRAP_16GT_EN__SHIFT 0x1 3048 #define PCIE_STRAP_MISC__STRAP_MARGINING_EN__SHIFT 0x2 3049 #define PCIE_STRAP_MISC__STRAP_NPEM_EN__SHIFT 0x3 3050 #define PCIE_STRAP_MISC__STRAP_32GT_EN__SHIFT 0x5 3051 #define PCIE_STRAP_MISC__STRAP_DOE_EN__SHIFT 0x7 3052 #define PCIE_STRAP_MISC__STRAP_CLK_PM_EN__SHIFT 0x18 3053 #define PCIE_STRAP_MISC__STRAP_EXT_VC_COUNT__SHIFT 0x1a 3054 #define PCIE_STRAP_MISC__STRAP_REVERSE_ALL__SHIFT 0x1c 3055 #define PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d 3056 #define PCIE_STRAP_MISC__STRAP_INTERNAL_ERR_EN__SHIFT 0x1f 3057 #define PCIE_STRAP_MISC__STRAP_DLF_EN_MASK 0x00000001L 3058 #define PCIE_STRAP_MISC__STRAP_16GT_EN_MASK 0x00000002L 3059 #define PCIE_STRAP_MISC__STRAP_MARGINING_EN_MASK 0x00000004L 3060 #define PCIE_STRAP_MISC__STRAP_NPEM_EN_MASK 0x00000008L 3061 #define PCIE_STRAP_MISC__STRAP_32GT_EN_MASK 0x00000020L 3062 #define PCIE_STRAP_MISC__STRAP_DOE_EN_MASK 0x00000080L 3063 #define PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x01000000L 3064 #define PCIE_STRAP_MISC__STRAP_EXT_VC_COUNT_MASK 0x04000000L 3065 #define PCIE_STRAP_MISC__STRAP_REVERSE_ALL_MASK 0x10000000L 3066 #define PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000L 3067 #define PCIE_STRAP_MISC__STRAP_INTERNAL_ERR_EN_MASK 0x80000000L 3068 //PCIE_STRAP_MISC2 3069 #define PCIE_STRAP_MISC2__STRAP_LINK_BW_NOTIFICATION_CAP_EN__SHIFT 0x0 3070 #define PCIE_STRAP_MISC2__STRAP_GEN2_COMPLIANCE__SHIFT 0x1 3071 #define PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2 3072 #define PCIE_STRAP_MISC2__STRAP_GEN3_COMPLIANCE__SHIFT 0x3 3073 #define PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4 3074 #define PCIE_STRAP_MISC2__STRAP_GEN4_COMPLIANCE__SHIFT 0x5 3075 #define PCIE_STRAP_MISC2__STRAP_GEN5_COMPLIANCE__SHIFT 0x7 3076 #define PCIE_STRAP_MISC2__STRAP_LINK_BW_NOTIFICATION_CAP_EN_MASK 0x00000001L 3077 #define PCIE_STRAP_MISC2__STRAP_GEN2_COMPLIANCE_MASK 0x00000002L 3078 #define PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x00000004L 3079 #define PCIE_STRAP_MISC2__STRAP_GEN3_COMPLIANCE_MASK 0x00000008L 3080 #define PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x00000010L 3081 #define PCIE_STRAP_MISC2__STRAP_GEN4_COMPLIANCE_MASK 0x00000020L 3082 #define PCIE_STRAP_MISC2__STRAP_GEN5_COMPLIANCE_MASK 0x00000080L 3083 //PCIE_STRAP_PI 3084 #define PCIE_STRAP_PI__STRAP_QUICKSIM_START__SHIFT 0x0 3085 #define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_PATTERN__SHIFT 0x1c 3086 #define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_MODE__SHIFT 0x1d 3087 #define PCIE_STRAP_PI__LC_PCLK_SWITCH_WAIT_FOR_TX_HANDSHAKE__SHIFT 0x1e 3088 #define PCIE_STRAP_PI__LC_AUX_INC_REFCLK_NO_DIVIDE__SHIFT 0x1f 3089 #define PCIE_STRAP_PI__STRAP_QUICKSIM_START_MASK 0x00000001L 3090 #define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_PATTERN_MASK 0x10000000L 3091 #define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_MODE_MASK 0x20000000L 3092 #define PCIE_STRAP_PI__LC_PCLK_SWITCH_WAIT_FOR_TX_HANDSHAKE_MASK 0x40000000L 3093 #define PCIE_STRAP_PI__LC_AUX_INC_REFCLK_NO_DIVIDE_MASK 0x80000000L 3094 //PCIE_STRAP_I2C_BD 3095 #define PCIE_STRAP_I2C_BD__STRAP_BIF_I2C_SLV_ADR__SHIFT 0x0 3096 #define PCIE_STRAP_I2C_BD__STRAP_BIF_DBG_I2C_EN__SHIFT 0x7 3097 #define PCIE_STRAP_I2C_BD__STRAP_BIF_I2C_SLV_ADR_MASK 0x0000007FL 3098 #define PCIE_STRAP_I2C_BD__STRAP_BIF_DBG_I2C_EN_MASK 0x00000080L 3099 //PCIE_PRBS_CLR 3100 #define PCIE_PRBS_CLR__PRBS_CLR__SHIFT 0x0 3101 #define PCIE_PRBS_CLR__PRBS_CHECKER_DEBUG_BUS_SELECT__SHIFT 0x10 3102 #define PCIE_PRBS_CLR__PRBS_POLARITY_EN__SHIFT 0x18 3103 #define PCIE_PRBS_CLR__PRBS_CLR_MASK 0x0000FFFFL 3104 #define PCIE_PRBS_CLR__PRBS_CHECKER_DEBUG_BUS_SELECT_MASK 0x000F0000L 3105 #define PCIE_PRBS_CLR__PRBS_POLARITY_EN_MASK 0x01000000L 3106 //PCIE_PRBS_STATUS1 3107 #define PCIE_PRBS_STATUS1__PRBS_ERRSTAT__SHIFT 0x0 3108 #define PCIE_PRBS_STATUS1__PRBS_LOCKED__SHIFT 0x10 3109 #define PCIE_PRBS_STATUS1__PRBS_ERRSTAT_MASK 0x0000FFFFL 3110 #define PCIE_PRBS_STATUS1__PRBS_LOCKED_MASK 0xFFFF0000L 3111 //PCIE_PRBS_STATUS2 3112 #define PCIE_PRBS_STATUS2__PRBS_BITCNT_DONE__SHIFT 0x0 3113 #define PCIE_PRBS_STATUS2__PRBS_BITCNT_DONE_MASK 0x0000FFFFL 3114 //PCIE_PRBS_FREERUN 3115 #define PCIE_PRBS_FREERUN__PRBS_FREERUN__SHIFT 0x0 3116 #define PCIE_PRBS_FREERUN__PRBS_FREERUN_MASK 0x0000FFFFL 3117 //PCIE_PRBS_MISC 3118 #define PCIE_PRBS_MISC__PRBS_EN__SHIFT 0x0 3119 #define PCIE_PRBS_MISC__PRBS_TEST_MODE__SHIFT 0x1 3120 #define PCIE_PRBS_MISC__PRBS_USER_PATTERN_TOGGLE__SHIFT 0x4 3121 #define PCIE_PRBS_MISC__PRBS_8BIT_SEL__SHIFT 0x5 3122 #define PCIE_PRBS_MISC__PRBS_COMMA_NUM__SHIFT 0x6 3123 #define PCIE_PRBS_MISC__PRBS_LOCK_CNT__SHIFT 0x8 3124 #define PCIE_PRBS_MISC__PRBS_DATA_RATE__SHIFT 0xe 3125 #define PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK__SHIFT 0x10 3126 #define PCIE_PRBS_MISC__PRBS_EN_MASK 0x00000001L 3127 #define PCIE_PRBS_MISC__PRBS_TEST_MODE_MASK 0x0000000EL 3128 #define PCIE_PRBS_MISC__PRBS_USER_PATTERN_TOGGLE_MASK 0x00000010L 3129 #define PCIE_PRBS_MISC__PRBS_8BIT_SEL_MASK 0x00000020L 3130 #define PCIE_PRBS_MISC__PRBS_COMMA_NUM_MASK 0x000000C0L 3131 #define PCIE_PRBS_MISC__PRBS_LOCK_CNT_MASK 0x00001F00L 3132 #define PCIE_PRBS_MISC__PRBS_DATA_RATE_MASK 0x0000C000L 3133 #define PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK_MASK 0xFFFF0000L 3134 //PCIE_PRBS_USER_PATTERN 3135 #define PCIE_PRBS_USER_PATTERN__PRBS_USER_PATTERN__SHIFT 0x0 3136 #define PCIE_PRBS_USER_PATTERN__PRBS_USER_PATTERN_MASK 0x3FFFFFFFL 3137 //PCIE_PRBS_LO_BITCNT 3138 #define PCIE_PRBS_LO_BITCNT__PRBS_LO_BITCNT__SHIFT 0x0 3139 #define PCIE_PRBS_LO_BITCNT__PRBS_LO_BITCNT_MASK 0xFFFFFFFFL 3140 //PCIE_PRBS_HI_BITCNT 3141 #define PCIE_PRBS_HI_BITCNT__PRBS_HI_BITCNT__SHIFT 0x0 3142 #define PCIE_PRBS_HI_BITCNT__PRBS_HI_BITCNT_MASK 0x000000FFL 3143 //PCIE_PRBS_ERRCNT_0 3144 #define PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0__SHIFT 0x0 3145 #define PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0_MASK 0xFFFFFFFFL 3146 //PCIE_PRBS_ERRCNT_1 3147 #define PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1__SHIFT 0x0 3148 #define PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1_MASK 0xFFFFFFFFL 3149 //PCIE_PRBS_ERRCNT_2 3150 #define PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2__SHIFT 0x0 3151 #define PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2_MASK 0xFFFFFFFFL 3152 //PCIE_PRBS_ERRCNT_3 3153 #define PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3__SHIFT 0x0 3154 #define PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3_MASK 0xFFFFFFFFL 3155 //PCIE_PRBS_ERRCNT_4 3156 #define PCIE_PRBS_ERRCNT_4__PRBS_ERRCNT_4__SHIFT 0x0 3157 #define PCIE_PRBS_ERRCNT_4__PRBS_ERRCNT_4_MASK 0xFFFFFFFFL 3158 //PCIE_PRBS_ERRCNT_5 3159 #define PCIE_PRBS_ERRCNT_5__PRBS_ERRCNT_5__SHIFT 0x0 3160 #define PCIE_PRBS_ERRCNT_5__PRBS_ERRCNT_5_MASK 0xFFFFFFFFL 3161 //PCIE_PRBS_ERRCNT_6 3162 #define PCIE_PRBS_ERRCNT_6__PRBS_ERRCNT_6__SHIFT 0x0 3163 #define PCIE_PRBS_ERRCNT_6__PRBS_ERRCNT_6_MASK 0xFFFFFFFFL 3164 //PCIE_PRBS_ERRCNT_7 3165 #define PCIE_PRBS_ERRCNT_7__PRBS_ERRCNT_7__SHIFT 0x0 3166 #define PCIE_PRBS_ERRCNT_7__PRBS_ERRCNT_7_MASK 0xFFFFFFFFL 3167 //PCIE_PRBS_ERRCNT_8 3168 #define PCIE_PRBS_ERRCNT_8__PRBS_ERRCNT_8__SHIFT 0x0 3169 #define PCIE_PRBS_ERRCNT_8__PRBS_ERRCNT_8_MASK 0xFFFFFFFFL 3170 //PCIE_PRBS_ERRCNT_9 3171 #define PCIE_PRBS_ERRCNT_9__PRBS_ERRCNT_9__SHIFT 0x0 3172 #define PCIE_PRBS_ERRCNT_9__PRBS_ERRCNT_9_MASK 0xFFFFFFFFL 3173 //PCIE_PRBS_ERRCNT_10 3174 #define PCIE_PRBS_ERRCNT_10__PRBS_ERRCNT_10__SHIFT 0x0 3175 #define PCIE_PRBS_ERRCNT_10__PRBS_ERRCNT_10_MASK 0xFFFFFFFFL 3176 //PCIE_PRBS_ERRCNT_11 3177 #define PCIE_PRBS_ERRCNT_11__PRBS_ERRCNT_11__SHIFT 0x0 3178 #define PCIE_PRBS_ERRCNT_11__PRBS_ERRCNT_11_MASK 0xFFFFFFFFL 3179 //PCIE_PRBS_ERRCNT_12 3180 #define PCIE_PRBS_ERRCNT_12__PRBS_ERRCNT_12__SHIFT 0x0 3181 #define PCIE_PRBS_ERRCNT_12__PRBS_ERRCNT_12_MASK 0xFFFFFFFFL 3182 //PCIE_PRBS_ERRCNT_13 3183 #define PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13__SHIFT 0x0 3184 #define PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13_MASK 0xFFFFFFFFL 3185 //PCIE_PRBS_ERRCNT_14 3186 #define PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14__SHIFT 0x0 3187 #define PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14_MASK 0xFFFFFFFFL 3188 //PCIE_PRBS_ERRCNT_15 3189 #define PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15__SHIFT 0x0 3190 #define PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15_MASK 0xFFFFFFFFL 3191 //SWRST_COMMAND_STATUS 3192 #define SWRST_COMMAND_STATUS__RECONFIGURE__SHIFT 0x0 3193 #define SWRST_COMMAND_STATUS__ATOMIC_RESET__SHIFT 0x1 3194 #define SWRST_COMMAND_STATUS__RESET_COMPLETE__SHIFT 0x10 3195 #define SWRST_COMMAND_STATUS__WAIT_STATE__SHIFT 0x11 3196 #define SWRST_COMMAND_STATUS__PERST_ASRT__SHIFT 0x12 3197 #define SWRST_COMMAND_STATUS__SWUS_LINK_RESET__SHIFT 0x18 3198 #define SWRST_COMMAND_STATUS__SWUS_LINK_RESET_CFG_ONLY__SHIFT 0x19 3199 #define SWRST_COMMAND_STATUS__SWUS_LINK_RESET_PHY_CALIB__SHIFT 0x1a 3200 #define SWRST_COMMAND_STATUS__SWDS_LINK_RESET__SHIFT 0x1b 3201 #define SWRST_COMMAND_STATUS__SWDS_LINK_RESET_CFG_ONLY__SHIFT 0x1c 3202 #define SWRST_COMMAND_STATUS__LINK_RESET_TYPE_HOT_RESET__SHIFT 0x1d 3203 #define SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DISABLE__SHIFT 0x1e 3204 #define SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DOWN__SHIFT 0x1f 3205 #define SWRST_COMMAND_STATUS__RECONFIGURE_MASK 0x00000001L 3206 #define SWRST_COMMAND_STATUS__ATOMIC_RESET_MASK 0x00000002L 3207 #define SWRST_COMMAND_STATUS__RESET_COMPLETE_MASK 0x00010000L 3208 #define SWRST_COMMAND_STATUS__WAIT_STATE_MASK 0x00020000L 3209 #define SWRST_COMMAND_STATUS__PERST_ASRT_MASK 0x00040000L 3210 #define SWRST_COMMAND_STATUS__SWUS_LINK_RESET_MASK 0x01000000L 3211 #define SWRST_COMMAND_STATUS__SWUS_LINK_RESET_CFG_ONLY_MASK 0x02000000L 3212 #define SWRST_COMMAND_STATUS__SWUS_LINK_RESET_PHY_CALIB_MASK 0x04000000L 3213 #define SWRST_COMMAND_STATUS__SWDS_LINK_RESET_MASK 0x08000000L 3214 #define SWRST_COMMAND_STATUS__SWDS_LINK_RESET_CFG_ONLY_MASK 0x10000000L 3215 #define SWRST_COMMAND_STATUS__LINK_RESET_TYPE_HOT_RESET_MASK 0x20000000L 3216 #define SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DISABLE_MASK 0x40000000L 3217 #define SWRST_COMMAND_STATUS__LINK_RESET_TYPE_LINK_DOWN_MASK 0x80000000L 3218 //SWRST_GENERAL_CONTROL 3219 #define SWRST_GENERAL_CONTROL__RECONFIGURE_EN__SHIFT 0x0 3220 #define SWRST_GENERAL_CONTROL__ATOMIC_RESET_EN__SHIFT 0x1 3221 #define SWRST_GENERAL_CONTROL__RESET_PERIOD__SHIFT 0x2 3222 #define SWRST_GENERAL_CONTROL__WAIT_LINKUP__SHIFT 0x8 3223 #define SWRST_GENERAL_CONTROL__FORCE_REGIDLE__SHIFT 0x9 3224 #define SWRST_GENERAL_CONTROL__BLOCK_ON_IDLE__SHIFT 0xa 3225 #define SWRST_GENERAL_CONTROL__CONFIG_XFER_MODE__SHIFT 0xc 3226 #define SWRST_GENERAL_CONTROL__MP1_PCIE_CROSSFIRE_LOCKDOWN_EN__SHIFT 0x18 3227 #define SWRST_GENERAL_CONTROL__IGNORE_SDP_RESET__SHIFT 0x19 3228 #define SWRST_GENERAL_CONTROL__WAIT_FOR_SDP_CREDITS__SHIFT 0x1a 3229 #define SWRST_GENERAL_CONTROL__RECONFIGURE_EN_MASK 0x00000001L 3230 #define SWRST_GENERAL_CONTROL__ATOMIC_RESET_EN_MASK 0x00000002L 3231 #define SWRST_GENERAL_CONTROL__RESET_PERIOD_MASK 0x0000001CL 3232 #define SWRST_GENERAL_CONTROL__WAIT_LINKUP_MASK 0x00000100L 3233 #define SWRST_GENERAL_CONTROL__FORCE_REGIDLE_MASK 0x00000200L 3234 #define SWRST_GENERAL_CONTROL__BLOCK_ON_IDLE_MASK 0x00000400L 3235 #define SWRST_GENERAL_CONTROL__CONFIG_XFER_MODE_MASK 0x00001000L 3236 #define SWRST_GENERAL_CONTROL__MP1_PCIE_CROSSFIRE_LOCKDOWN_EN_MASK 0x01000000L 3237 #define SWRST_GENERAL_CONTROL__IGNORE_SDP_RESET_MASK 0x02000000L 3238 #define SWRST_GENERAL_CONTROL__WAIT_FOR_SDP_CREDITS_MASK 0x04000000L 3239 //SWRST_COMMAND_0 3240 #define SWRST_COMMAND_0__PORT0_COR_RESET__SHIFT 0x0 3241 #define SWRST_COMMAND_0__PORT0_CFG_RESET__SHIFT 0x8 3242 #define SWRST_COMMAND_0__PORT1_CFG_RESET__SHIFT 0x9 3243 #define SWRST_COMMAND_0__PORT2_CFG_RESET__SHIFT 0xa 3244 #define SWRST_COMMAND_0__PORT3_CFG_RESET__SHIFT 0xb 3245 #define SWRST_COMMAND_0__PORT4_CFG_RESET__SHIFT 0xc 3246 #define SWRST_COMMAND_0__PORT5_CFG_RESET__SHIFT 0xd 3247 #define SWRST_COMMAND_0__PORT6_CFG_RESET__SHIFT 0xe 3248 #define SWRST_COMMAND_0__PORT7_CFG_RESET__SHIFT 0xf 3249 #define SWRST_COMMAND_0__PORT8_CFG_RESET__SHIFT 0x10 3250 #define SWRST_COMMAND_0__BIF0_GLOBAL_RESET__SHIFT 0x18 3251 #define SWRST_COMMAND_0__BIF0_CALIB_RESET__SHIFT 0x19 3252 #define SWRST_COMMAND_0__BIF0_CORE_RESET__SHIFT 0x1a 3253 #define SWRST_COMMAND_0__BIF0_REGISTER_RESET__SHIFT 0x1b 3254 #define SWRST_COMMAND_0__BIF0_PHY_RESET__SHIFT 0x1c 3255 #define SWRST_COMMAND_0__BIF0_STICKY_RESET__SHIFT 0x1d 3256 #define SWRST_COMMAND_0__BIF0_CONFIG_RESET__SHIFT 0x1e 3257 #define SWRST_COMMAND_0__BIF0_SDP_CREDIT_RESET__SHIFT 0x1f 3258 #define SWRST_COMMAND_0__PORT0_COR_RESET_MASK 0x00000001L 3259 #define SWRST_COMMAND_0__PORT0_CFG_RESET_MASK 0x00000100L 3260 #define SWRST_COMMAND_0__PORT1_CFG_RESET_MASK 0x00000200L 3261 #define SWRST_COMMAND_0__PORT2_CFG_RESET_MASK 0x00000400L 3262 #define SWRST_COMMAND_0__PORT3_CFG_RESET_MASK 0x00000800L 3263 #define SWRST_COMMAND_0__PORT4_CFG_RESET_MASK 0x00001000L 3264 #define SWRST_COMMAND_0__PORT5_CFG_RESET_MASK 0x00002000L 3265 #define SWRST_COMMAND_0__PORT6_CFG_RESET_MASK 0x00004000L 3266 #define SWRST_COMMAND_0__PORT7_CFG_RESET_MASK 0x00008000L 3267 #define SWRST_COMMAND_0__PORT8_CFG_RESET_MASK 0x00010000L 3268 #define SWRST_COMMAND_0__BIF0_GLOBAL_RESET_MASK 0x01000000L 3269 #define SWRST_COMMAND_0__BIF0_CALIB_RESET_MASK 0x02000000L 3270 #define SWRST_COMMAND_0__BIF0_CORE_RESET_MASK 0x04000000L 3271 #define SWRST_COMMAND_0__BIF0_REGISTER_RESET_MASK 0x08000000L 3272 #define SWRST_COMMAND_0__BIF0_PHY_RESET_MASK 0x10000000L 3273 #define SWRST_COMMAND_0__BIF0_STICKY_RESET_MASK 0x20000000L 3274 #define SWRST_COMMAND_0__BIF0_CONFIG_RESET_MASK 0x40000000L 3275 #define SWRST_COMMAND_0__BIF0_SDP_CREDIT_RESET_MASK 0x80000000L 3276 //SWRST_COMMAND_1 3277 #define SWRST_COMMAND_1__RESETPCS0__SHIFT 0x0 3278 #define SWRST_COMMAND_1__RESETPCS1__SHIFT 0x1 3279 #define SWRST_COMMAND_1__RESETPCS2__SHIFT 0x2 3280 #define SWRST_COMMAND_1__RESETPCS3__SHIFT 0x3 3281 #define SWRST_COMMAND_1__RESETPCS4__SHIFT 0x4 3282 #define SWRST_COMMAND_1__RESETPCS5__SHIFT 0x5 3283 #define SWRST_COMMAND_1__RESETPCS6__SHIFT 0x6 3284 #define SWRST_COMMAND_1__RESETPCS7__SHIFT 0x7 3285 #define SWRST_COMMAND_1__RESETPCS8__SHIFT 0x8 3286 #define SWRST_COMMAND_1__RESETPCS9__SHIFT 0x9 3287 #define SWRST_COMMAND_1__RESETPCS10__SHIFT 0xa 3288 #define SWRST_COMMAND_1__RESETPCS11__SHIFT 0xb 3289 #define SWRST_COMMAND_1__RESETPCS12__SHIFT 0xc 3290 #define SWRST_COMMAND_1__RESETPCS13__SHIFT 0xd 3291 #define SWRST_COMMAND_1__RESETPCS14__SHIFT 0xe 3292 #define SWRST_COMMAND_1__RESETPCS15__SHIFT 0xf 3293 #define SWRST_COMMAND_1__SWITCHCLK__SHIFT 0x15 3294 #define SWRST_COMMAND_1__RESETAXIMST__SHIFT 0x16 3295 #define SWRST_COMMAND_1__RESETAXISLV__SHIFT 0x17 3296 #define SWRST_COMMAND_1__RESETAXIINT__SHIFT 0x18 3297 #define SWRST_COMMAND_1__RESETPCFG__SHIFT 0x19 3298 #define SWRST_COMMAND_1__RESETLNCT__SHIFT 0x1a 3299 #define SWRST_COMMAND_1__RESETMNTR__SHIFT 0x1b 3300 #define SWRST_COMMAND_1__RESETHLTR__SHIFT 0x1c 3301 #define SWRST_COMMAND_1__RESETCPM__SHIFT 0x1d 3302 #define SWRST_COMMAND_1__RESETPHY0__SHIFT 0x1e 3303 #define SWRST_COMMAND_1__TOGGLESTRAP__SHIFT 0x1f 3304 #define SWRST_COMMAND_1__RESETPCS0_MASK 0x00000001L 3305 #define SWRST_COMMAND_1__RESETPCS1_MASK 0x00000002L 3306 #define SWRST_COMMAND_1__RESETPCS2_MASK 0x00000004L 3307 #define SWRST_COMMAND_1__RESETPCS3_MASK 0x00000008L 3308 #define SWRST_COMMAND_1__RESETPCS4_MASK 0x00000010L 3309 #define SWRST_COMMAND_1__RESETPCS5_MASK 0x00000020L 3310 #define SWRST_COMMAND_1__RESETPCS6_MASK 0x00000040L 3311 #define SWRST_COMMAND_1__RESETPCS7_MASK 0x00000080L 3312 #define SWRST_COMMAND_1__RESETPCS8_MASK 0x00000100L 3313 #define SWRST_COMMAND_1__RESETPCS9_MASK 0x00000200L 3314 #define SWRST_COMMAND_1__RESETPCS10_MASK 0x00000400L 3315 #define SWRST_COMMAND_1__RESETPCS11_MASK 0x00000800L 3316 #define SWRST_COMMAND_1__RESETPCS12_MASK 0x00001000L 3317 #define SWRST_COMMAND_1__RESETPCS13_MASK 0x00002000L 3318 #define SWRST_COMMAND_1__RESETPCS14_MASK 0x00004000L 3319 #define SWRST_COMMAND_1__RESETPCS15_MASK 0x00008000L 3320 #define SWRST_COMMAND_1__SWITCHCLK_MASK 0x00200000L 3321 #define SWRST_COMMAND_1__RESETAXIMST_MASK 0x00400000L 3322 #define SWRST_COMMAND_1__RESETAXISLV_MASK 0x00800000L 3323 #define SWRST_COMMAND_1__RESETAXIINT_MASK 0x01000000L 3324 #define SWRST_COMMAND_1__RESETPCFG_MASK 0x02000000L 3325 #define SWRST_COMMAND_1__RESETLNCT_MASK 0x04000000L 3326 #define SWRST_COMMAND_1__RESETMNTR_MASK 0x08000000L 3327 #define SWRST_COMMAND_1__RESETHLTR_MASK 0x10000000L 3328 #define SWRST_COMMAND_1__RESETCPM_MASK 0x20000000L 3329 #define SWRST_COMMAND_1__RESETPHY0_MASK 0x40000000L 3330 #define SWRST_COMMAND_1__TOGGLESTRAP_MASK 0x80000000L 3331 //SWRST_CONTROL_0 3332 #define SWRST_CONTROL_0__PORT0_COR_RCEN__SHIFT 0x0 3333 #define SWRST_CONTROL_0__PORT0_CFG_RCEN__SHIFT 0x8 3334 #define SWRST_CONTROL_0__PORT1_CFG_RCEN__SHIFT 0x9 3335 #define SWRST_CONTROL_0__PORT2_CFG_RCEN__SHIFT 0xa 3336 #define SWRST_CONTROL_0__PORT3_CFG_RCEN__SHIFT 0xb 3337 #define SWRST_CONTROL_0__PORT4_CFG_RCEN__SHIFT 0xc 3338 #define SWRST_CONTROL_0__PORT5_CFG_RCEN__SHIFT 0xd 3339 #define SWRST_CONTROL_0__PORT6_CFG_RCEN__SHIFT 0xe 3340 #define SWRST_CONTROL_0__PORT7_CFG_RCEN__SHIFT 0xf 3341 #define SWRST_CONTROL_0__PORT8_CFG_RCEN__SHIFT 0x10 3342 #define SWRST_CONTROL_0__BIF0_GLOBAL_RESETRCEN__SHIFT 0x18 3343 #define SWRST_CONTROL_0__BIF0_CALIB_RESETRCEN__SHIFT 0x19 3344 #define SWRST_CONTROL_0__BIF0_CORE_RESETRCEN__SHIFT 0x1a 3345 #define SWRST_CONTROL_0__BIF0_REGISTER_RESETRCEN__SHIFT 0x1b 3346 #define SWRST_CONTROL_0__BIF0_PHY_RESETRCEN__SHIFT 0x1c 3347 #define SWRST_CONTROL_0__BIF0_STICKY_RESETRCEN__SHIFT 0x1d 3348 #define SWRST_CONTROL_0__BIF0_CONFIG_RESETRCEN__SHIFT 0x1e 3349 #define SWRST_CONTROL_0__BIF0_SDP_CREDIT_RESETRCEN__SHIFT 0x1f 3350 #define SWRST_CONTROL_0__PORT0_COR_RCEN_MASK 0x00000001L 3351 #define SWRST_CONTROL_0__PORT0_CFG_RCEN_MASK 0x00000100L 3352 #define SWRST_CONTROL_0__PORT1_CFG_RCEN_MASK 0x00000200L 3353 #define SWRST_CONTROL_0__PORT2_CFG_RCEN_MASK 0x00000400L 3354 #define SWRST_CONTROL_0__PORT3_CFG_RCEN_MASK 0x00000800L 3355 #define SWRST_CONTROL_0__PORT4_CFG_RCEN_MASK 0x00001000L 3356 #define SWRST_CONTROL_0__PORT5_CFG_RCEN_MASK 0x00002000L 3357 #define SWRST_CONTROL_0__PORT6_CFG_RCEN_MASK 0x00004000L 3358 #define SWRST_CONTROL_0__PORT7_CFG_RCEN_MASK 0x00008000L 3359 #define SWRST_CONTROL_0__PORT8_CFG_RCEN_MASK 0x00010000L 3360 #define SWRST_CONTROL_0__BIF0_GLOBAL_RESETRCEN_MASK 0x01000000L 3361 #define SWRST_CONTROL_0__BIF0_CALIB_RESETRCEN_MASK 0x02000000L 3362 #define SWRST_CONTROL_0__BIF0_CORE_RESETRCEN_MASK 0x04000000L 3363 #define SWRST_CONTROL_0__BIF0_REGISTER_RESETRCEN_MASK 0x08000000L 3364 #define SWRST_CONTROL_0__BIF0_PHY_RESETRCEN_MASK 0x10000000L 3365 #define SWRST_CONTROL_0__BIF0_STICKY_RESETRCEN_MASK 0x20000000L 3366 #define SWRST_CONTROL_0__BIF0_CONFIG_RESETRCEN_MASK 0x40000000L 3367 #define SWRST_CONTROL_0__BIF0_SDP_CREDIT_RESETRCEN_MASK 0x80000000L 3368 //SWRST_CONTROL_1 3369 #define SWRST_CONTROL_1__PCSRESET0_RCEN__SHIFT 0x0 3370 #define SWRST_CONTROL_1__PCSRESET1_RCEN__SHIFT 0x1 3371 #define SWRST_CONTROL_1__PCSRESET2_RCEN__SHIFT 0x2 3372 #define SWRST_CONTROL_1__PCSRESET3_RCEN__SHIFT 0x3 3373 #define SWRST_CONTROL_1__PCSRESET4_RCEN__SHIFT 0x4 3374 #define SWRST_CONTROL_1__PCSRESET5_RCEN__SHIFT 0x5 3375 #define SWRST_CONTROL_1__PCSRESET6_RCEN__SHIFT 0x6 3376 #define SWRST_CONTROL_1__PCSRESET7_RCEN__SHIFT 0x7 3377 #define SWRST_CONTROL_1__PCSRESET8_RCEN__SHIFT 0x8 3378 #define SWRST_CONTROL_1__PCSRESET9_RCEN__SHIFT 0x9 3379 #define SWRST_CONTROL_1__PCSRESET10_RCEN__SHIFT 0xa 3380 #define SWRST_CONTROL_1__PCSRESET11_RCEN__SHIFT 0xb 3381 #define SWRST_CONTROL_1__PCSRESET12_RCEN__SHIFT 0xc 3382 #define SWRST_CONTROL_1__PCSRESET13_RCEN__SHIFT 0xd 3383 #define SWRST_CONTROL_1__PCSRESET14_RCEN__SHIFT 0xe 3384 #define SWRST_CONTROL_1__PCSRESET15_RCEN__SHIFT 0xf 3385 #define SWRST_CONTROL_1__SWITCHCLK_RCEN__SHIFT 0x15 3386 #define SWRST_CONTROL_1__RESETAXIMST_RCEN__SHIFT 0x16 3387 #define SWRST_CONTROL_1__RESETAXISLV_RCEN__SHIFT 0x17 3388 #define SWRST_CONTROL_1__RESETAXIINT_RCEN__SHIFT 0x18 3389 #define SWRST_CONTROL_1__RESETPCFG_RCEN__SHIFT 0x19 3390 #define SWRST_CONTROL_1__RESETLNCT_RCEN__SHIFT 0x1a 3391 #define SWRST_CONTROL_1__RESETMNTR_RCEN__SHIFT 0x1b 3392 #define SWRST_CONTROL_1__RESETHLTR_RCEN__SHIFT 0x1c 3393 #define SWRST_CONTROL_1__RESETCPM_RCEN__SHIFT 0x1d 3394 #define SWRST_CONTROL_1__RESETPHY0_RCEN__SHIFT 0x1e 3395 #define SWRST_CONTROL_1__STRAPVLD_RCEN__SHIFT 0x1f 3396 #define SWRST_CONTROL_1__PCSRESET0_RCEN_MASK 0x00000001L 3397 #define SWRST_CONTROL_1__PCSRESET1_RCEN_MASK 0x00000002L 3398 #define SWRST_CONTROL_1__PCSRESET2_RCEN_MASK 0x00000004L 3399 #define SWRST_CONTROL_1__PCSRESET3_RCEN_MASK 0x00000008L 3400 #define SWRST_CONTROL_1__PCSRESET4_RCEN_MASK 0x00000010L 3401 #define SWRST_CONTROL_1__PCSRESET5_RCEN_MASK 0x00000020L 3402 #define SWRST_CONTROL_1__PCSRESET6_RCEN_MASK 0x00000040L 3403 #define SWRST_CONTROL_1__PCSRESET7_RCEN_MASK 0x00000080L 3404 #define SWRST_CONTROL_1__PCSRESET8_RCEN_MASK 0x00000100L 3405 #define SWRST_CONTROL_1__PCSRESET9_RCEN_MASK 0x00000200L 3406 #define SWRST_CONTROL_1__PCSRESET10_RCEN_MASK 0x00000400L 3407 #define SWRST_CONTROL_1__PCSRESET11_RCEN_MASK 0x00000800L 3408 #define SWRST_CONTROL_1__PCSRESET12_RCEN_MASK 0x00001000L 3409 #define SWRST_CONTROL_1__PCSRESET13_RCEN_MASK 0x00002000L 3410 #define SWRST_CONTROL_1__PCSRESET14_RCEN_MASK 0x00004000L 3411 #define SWRST_CONTROL_1__PCSRESET15_RCEN_MASK 0x00008000L 3412 #define SWRST_CONTROL_1__SWITCHCLK_RCEN_MASK 0x00200000L 3413 #define SWRST_CONTROL_1__RESETAXIMST_RCEN_MASK 0x00400000L 3414 #define SWRST_CONTROL_1__RESETAXISLV_RCEN_MASK 0x00800000L 3415 #define SWRST_CONTROL_1__RESETAXIINT_RCEN_MASK 0x01000000L 3416 #define SWRST_CONTROL_1__RESETPCFG_RCEN_MASK 0x02000000L 3417 #define SWRST_CONTROL_1__RESETLNCT_RCEN_MASK 0x04000000L 3418 #define SWRST_CONTROL_1__RESETMNTR_RCEN_MASK 0x08000000L 3419 #define SWRST_CONTROL_1__RESETHLTR_RCEN_MASK 0x10000000L 3420 #define SWRST_CONTROL_1__RESETCPM_RCEN_MASK 0x20000000L 3421 #define SWRST_CONTROL_1__RESETPHY0_RCEN_MASK 0x40000000L 3422 #define SWRST_CONTROL_1__STRAPVLD_RCEN_MASK 0x80000000L 3423 //SWRST_CONTROL_2 3424 #define SWRST_CONTROL_2__PORT0_COR_ATEN__SHIFT 0x0 3425 #define SWRST_CONTROL_2__PORT0_CFG_ATEN__SHIFT 0x8 3426 #define SWRST_CONTROL_2__PORT1_CFG_ATEN__SHIFT 0x9 3427 #define SWRST_CONTROL_2__PORT2_CFG_ATEN__SHIFT 0xa 3428 #define SWRST_CONTROL_2__PORT3_CFG_ATEN__SHIFT 0xb 3429 #define SWRST_CONTROL_2__PORT4_CFG_ATEN__SHIFT 0xc 3430 #define SWRST_CONTROL_2__PORT5_CFG_ATEN__SHIFT 0xd 3431 #define SWRST_CONTROL_2__PORT6_CFG_ATEN__SHIFT 0xe 3432 #define SWRST_CONTROL_2__PORT7_CFG_ATEN__SHIFT 0xf 3433 #define SWRST_CONTROL_2__PORT8_CFG_ATEN__SHIFT 0x10 3434 #define SWRST_CONTROL_2__BIF0_GLOBAL_RESETATEN__SHIFT 0x18 3435 #define SWRST_CONTROL_2__BIF0_CALIB_RESETATEN__SHIFT 0x19 3436 #define SWRST_CONTROL_2__BIF0_CORE_RESETATEN__SHIFT 0x1a 3437 #define SWRST_CONTROL_2__BIF0_REGISTER_RESETATEN__SHIFT 0x1b 3438 #define SWRST_CONTROL_2__BIF0_PHY_RESETATEN__SHIFT 0x1c 3439 #define SWRST_CONTROL_2__BIF0_STICKY_RESETATEN__SHIFT 0x1d 3440 #define SWRST_CONTROL_2__BIF0_CONFIG_RESETATEN__SHIFT 0x1e 3441 #define SWRST_CONTROL_2__BIF0_SDP_CREDIT_RESETATEN__SHIFT 0x1f 3442 #define SWRST_CONTROL_2__PORT0_COR_ATEN_MASK 0x00000001L 3443 #define SWRST_CONTROL_2__PORT0_CFG_ATEN_MASK 0x00000100L 3444 #define SWRST_CONTROL_2__PORT1_CFG_ATEN_MASK 0x00000200L 3445 #define SWRST_CONTROL_2__PORT2_CFG_ATEN_MASK 0x00000400L 3446 #define SWRST_CONTROL_2__PORT3_CFG_ATEN_MASK 0x00000800L 3447 #define SWRST_CONTROL_2__PORT4_CFG_ATEN_MASK 0x00001000L 3448 #define SWRST_CONTROL_2__PORT5_CFG_ATEN_MASK 0x00002000L 3449 #define SWRST_CONTROL_2__PORT6_CFG_ATEN_MASK 0x00004000L 3450 #define SWRST_CONTROL_2__PORT7_CFG_ATEN_MASK 0x00008000L 3451 #define SWRST_CONTROL_2__PORT8_CFG_ATEN_MASK 0x00010000L 3452 #define SWRST_CONTROL_2__BIF0_GLOBAL_RESETATEN_MASK 0x01000000L 3453 #define SWRST_CONTROL_2__BIF0_CALIB_RESETATEN_MASK 0x02000000L 3454 #define SWRST_CONTROL_2__BIF0_CORE_RESETATEN_MASK 0x04000000L 3455 #define SWRST_CONTROL_2__BIF0_REGISTER_RESETATEN_MASK 0x08000000L 3456 #define SWRST_CONTROL_2__BIF0_PHY_RESETATEN_MASK 0x10000000L 3457 #define SWRST_CONTROL_2__BIF0_STICKY_RESETATEN_MASK 0x20000000L 3458 #define SWRST_CONTROL_2__BIF0_CONFIG_RESETATEN_MASK 0x40000000L 3459 #define SWRST_CONTROL_2__BIF0_SDP_CREDIT_RESETATEN_MASK 0x80000000L 3460 //SWRST_CONTROL_3 3461 #define SWRST_CONTROL_3__PCSRESET0_ATEN__SHIFT 0x0 3462 #define SWRST_CONTROL_3__PCSRESET1_ATEN__SHIFT 0x1 3463 #define SWRST_CONTROL_3__PCSRESET2_ATEN__SHIFT 0x2 3464 #define SWRST_CONTROL_3__PCSRESET3_ATEN__SHIFT 0x3 3465 #define SWRST_CONTROL_3__PCSRESET4_ATEN__SHIFT 0x4 3466 #define SWRST_CONTROL_3__PCSRESET5_ATEN__SHIFT 0x5 3467 #define SWRST_CONTROL_3__PCSRESET6_ATEN__SHIFT 0x6 3468 #define SWRST_CONTROL_3__PCSRESET7_ATEN__SHIFT 0x7 3469 #define SWRST_CONTROL_3__PCSRESET8_ATEN__SHIFT 0x8 3470 #define SWRST_CONTROL_3__PCSRESET9_ATEN__SHIFT 0x9 3471 #define SWRST_CONTROL_3__PCSRESET10_ATEN__SHIFT 0xa 3472 #define SWRST_CONTROL_3__PCSRESET11_ATEN__SHIFT 0xb 3473 #define SWRST_CONTROL_3__PCSRESET12_ATEN__SHIFT 0xc 3474 #define SWRST_CONTROL_3__PCSRESET13_ATEN__SHIFT 0xd 3475 #define SWRST_CONTROL_3__PCSRESET14_ATEN__SHIFT 0xe 3476 #define SWRST_CONTROL_3__PCSRESET15_ATEN__SHIFT 0xf 3477 #define SWRST_CONTROL_3__SWITCHCLK_ATEN__SHIFT 0x15 3478 #define SWRST_CONTROL_3__RESETAXIMST_ATEN__SHIFT 0x16 3479 #define SWRST_CONTROL_3__RESETAXISLV_ATEN__SHIFT 0x17 3480 #define SWRST_CONTROL_3__RESETAXIINT_ATEN__SHIFT 0x18 3481 #define SWRST_CONTROL_3__RESETPCFG_ATEN__SHIFT 0x19 3482 #define SWRST_CONTROL_3__RESETLNCT_ATEN__SHIFT 0x1a 3483 #define SWRST_CONTROL_3__RESETMNTR_ATEN__SHIFT 0x1b 3484 #define SWRST_CONTROL_3__RESETHLTR_ATEN__SHIFT 0x1c 3485 #define SWRST_CONTROL_3__RESETCPM_ATEN__SHIFT 0x1d 3486 #define SWRST_CONTROL_3__RESETPHY0_ATEN__SHIFT 0x1e 3487 #define SWRST_CONTROL_3__STRAPVLD_ATEN__SHIFT 0x1f 3488 #define SWRST_CONTROL_3__PCSRESET0_ATEN_MASK 0x00000001L 3489 #define SWRST_CONTROL_3__PCSRESET1_ATEN_MASK 0x00000002L 3490 #define SWRST_CONTROL_3__PCSRESET2_ATEN_MASK 0x00000004L 3491 #define SWRST_CONTROL_3__PCSRESET3_ATEN_MASK 0x00000008L 3492 #define SWRST_CONTROL_3__PCSRESET4_ATEN_MASK 0x00000010L 3493 #define SWRST_CONTROL_3__PCSRESET5_ATEN_MASK 0x00000020L 3494 #define SWRST_CONTROL_3__PCSRESET6_ATEN_MASK 0x00000040L 3495 #define SWRST_CONTROL_3__PCSRESET7_ATEN_MASK 0x00000080L 3496 #define SWRST_CONTROL_3__PCSRESET8_ATEN_MASK 0x00000100L 3497 #define SWRST_CONTROL_3__PCSRESET9_ATEN_MASK 0x00000200L 3498 #define SWRST_CONTROL_3__PCSRESET10_ATEN_MASK 0x00000400L 3499 #define SWRST_CONTROL_3__PCSRESET11_ATEN_MASK 0x00000800L 3500 #define SWRST_CONTROL_3__PCSRESET12_ATEN_MASK 0x00001000L 3501 #define SWRST_CONTROL_3__PCSRESET13_ATEN_MASK 0x00002000L 3502 #define SWRST_CONTROL_3__PCSRESET14_ATEN_MASK 0x00004000L 3503 #define SWRST_CONTROL_3__PCSRESET15_ATEN_MASK 0x00008000L 3504 #define SWRST_CONTROL_3__SWITCHCLK_ATEN_MASK 0x00200000L 3505 #define SWRST_CONTROL_3__RESETAXIMST_ATEN_MASK 0x00400000L 3506 #define SWRST_CONTROL_3__RESETAXISLV_ATEN_MASK 0x00800000L 3507 #define SWRST_CONTROL_3__RESETAXIINT_ATEN_MASK 0x01000000L 3508 #define SWRST_CONTROL_3__RESETPCFG_ATEN_MASK 0x02000000L 3509 #define SWRST_CONTROL_3__RESETLNCT_ATEN_MASK 0x04000000L 3510 #define SWRST_CONTROL_3__RESETMNTR_ATEN_MASK 0x08000000L 3511 #define SWRST_CONTROL_3__RESETHLTR_ATEN_MASK 0x10000000L 3512 #define SWRST_CONTROL_3__RESETCPM_ATEN_MASK 0x20000000L 3513 #define SWRST_CONTROL_3__RESETPHY0_ATEN_MASK 0x40000000L 3514 #define SWRST_CONTROL_3__STRAPVLD_ATEN_MASK 0x80000000L 3515 //SWRST_CONTROL_4 3516 #define SWRST_CONTROL_4__PORT0_COR_WREN__SHIFT 0x0 3517 #define SWRST_CONTROL_4__PORT0_CFG_WREN__SHIFT 0x8 3518 #define SWRST_CONTROL_4__PORT1_CFG_WREN__SHIFT 0x9 3519 #define SWRST_CONTROL_4__PORT2_CFG_WREN__SHIFT 0xa 3520 #define SWRST_CONTROL_4__PORT3_CFG_WREN__SHIFT 0xb 3521 #define SWRST_CONTROL_4__PORT4_CFG_WREN__SHIFT 0xc 3522 #define SWRST_CONTROL_4__PORT5_CFG_WREN__SHIFT 0xd 3523 #define SWRST_CONTROL_4__PORT6_CFG_WREN__SHIFT 0xe 3524 #define SWRST_CONTROL_4__PORT7_CFG_WREN__SHIFT 0xf 3525 #define SWRST_CONTROL_4__PORT8_CFG_WREN__SHIFT 0x10 3526 #define SWRST_CONTROL_4__BIF0_GLOBAL_WRRESETEN__SHIFT 0x18 3527 #define SWRST_CONTROL_4__BIF0_CALIB_WRRESETEN__SHIFT 0x19 3528 #define SWRST_CONTROL_4__BIF0_CORE_WRRESETEN__SHIFT 0x1a 3529 #define SWRST_CONTROL_4__BIF0_REGISTER_WRRESETEN__SHIFT 0x1b 3530 #define SWRST_CONTROL_4__BIF0_PHY_WRRESETEN__SHIFT 0x1c 3531 #define SWRST_CONTROL_4__BIF0_STICKY_WRRESETEN__SHIFT 0x1d 3532 #define SWRST_CONTROL_4__BIF0_CONFIG_WRRESETEN__SHIFT 0x1e 3533 #define SWRST_CONTROL_4__BIF0_SDP_CREDIT_WRRESETEN__SHIFT 0x1f 3534 #define SWRST_CONTROL_4__PORT0_COR_WREN_MASK 0x00000001L 3535 #define SWRST_CONTROL_4__PORT0_CFG_WREN_MASK 0x00000100L 3536 #define SWRST_CONTROL_4__PORT1_CFG_WREN_MASK 0x00000200L 3537 #define SWRST_CONTROL_4__PORT2_CFG_WREN_MASK 0x00000400L 3538 #define SWRST_CONTROL_4__PORT3_CFG_WREN_MASK 0x00000800L 3539 #define SWRST_CONTROL_4__PORT4_CFG_WREN_MASK 0x00001000L 3540 #define SWRST_CONTROL_4__PORT5_CFG_WREN_MASK 0x00002000L 3541 #define SWRST_CONTROL_4__PORT6_CFG_WREN_MASK 0x00004000L 3542 #define SWRST_CONTROL_4__PORT7_CFG_WREN_MASK 0x00008000L 3543 #define SWRST_CONTROL_4__PORT8_CFG_WREN_MASK 0x00010000L 3544 #define SWRST_CONTROL_4__BIF0_GLOBAL_WRRESETEN_MASK 0x01000000L 3545 #define SWRST_CONTROL_4__BIF0_CALIB_WRRESETEN_MASK 0x02000000L 3546 #define SWRST_CONTROL_4__BIF0_CORE_WRRESETEN_MASK 0x04000000L 3547 #define SWRST_CONTROL_4__BIF0_REGISTER_WRRESETEN_MASK 0x08000000L 3548 #define SWRST_CONTROL_4__BIF0_PHY_WRRESETEN_MASK 0x10000000L 3549 #define SWRST_CONTROL_4__BIF0_STICKY_WRRESETEN_MASK 0x20000000L 3550 #define SWRST_CONTROL_4__BIF0_CONFIG_WRRESETEN_MASK 0x40000000L 3551 #define SWRST_CONTROL_4__BIF0_SDP_CREDIT_WRRESETEN_MASK 0x80000000L 3552 //SWRST_CONTROL_5 3553 #define SWRST_CONTROL_5__PCSRESET0_WREN__SHIFT 0x0 3554 #define SWRST_CONTROL_5__PCSRESET1_WREN__SHIFT 0x1 3555 #define SWRST_CONTROL_5__PCSRESET2_WREN__SHIFT 0x2 3556 #define SWRST_CONTROL_5__PCSRESET3_WREN__SHIFT 0x3 3557 #define SWRST_CONTROL_5__PCSRESET4_WREN__SHIFT 0x4 3558 #define SWRST_CONTROL_5__PCSRESET5_WREN__SHIFT 0x5 3559 #define SWRST_CONTROL_5__PCSRESET6_WREN__SHIFT 0x6 3560 #define SWRST_CONTROL_5__PCSRESET7_WREN__SHIFT 0x7 3561 #define SWRST_CONTROL_5__PCSRESET8_WREN__SHIFT 0x8 3562 #define SWRST_CONTROL_5__PCSRESET9_WREN__SHIFT 0x9 3563 #define SWRST_CONTROL_5__PCSRESET10_WREN__SHIFT 0xa 3564 #define SWRST_CONTROL_5__PCSRESET11_WREN__SHIFT 0xb 3565 #define SWRST_CONTROL_5__PCSRESET12_WREN__SHIFT 0xc 3566 #define SWRST_CONTROL_5__PCSRESET13_WREN__SHIFT 0xd 3567 #define SWRST_CONTROL_5__PCSRESET14_WREN__SHIFT 0xe 3568 #define SWRST_CONTROL_5__PCSRESET15_WREN__SHIFT 0xf 3569 #define SWRST_CONTROL_5__WRSWITCHCLK_EN__SHIFT 0x15 3570 #define SWRST_CONTROL_5__WRRESETAXIMST_EN__SHIFT 0x16 3571 #define SWRST_CONTROL_5__WRRESETAXISLV_EN__SHIFT 0x17 3572 #define SWRST_CONTROL_5__WRRESETAXIINT_EN__SHIFT 0x18 3573 #define SWRST_CONTROL_5__WRRESETPCFG_EN__SHIFT 0x19 3574 #define SWRST_CONTROL_5__WRRESETLNCT_EN__SHIFT 0x1a 3575 #define SWRST_CONTROL_5__WRRESETMNTR_EN__SHIFT 0x1b 3576 #define SWRST_CONTROL_5__WRRESETHLTR_EN__SHIFT 0x1c 3577 #define SWRST_CONTROL_5__WRRESETCPM_EN__SHIFT 0x1d 3578 #define SWRST_CONTROL_5__WRRESETPHY0_EN__SHIFT 0x1e 3579 #define SWRST_CONTROL_5__WRSTRAPVLD_EN__SHIFT 0x1f 3580 #define SWRST_CONTROL_5__PCSRESET0_WREN_MASK 0x00000001L 3581 #define SWRST_CONTROL_5__PCSRESET1_WREN_MASK 0x00000002L 3582 #define SWRST_CONTROL_5__PCSRESET2_WREN_MASK 0x00000004L 3583 #define SWRST_CONTROL_5__PCSRESET3_WREN_MASK 0x00000008L 3584 #define SWRST_CONTROL_5__PCSRESET4_WREN_MASK 0x00000010L 3585 #define SWRST_CONTROL_5__PCSRESET5_WREN_MASK 0x00000020L 3586 #define SWRST_CONTROL_5__PCSRESET6_WREN_MASK 0x00000040L 3587 #define SWRST_CONTROL_5__PCSRESET7_WREN_MASK 0x00000080L 3588 #define SWRST_CONTROL_5__PCSRESET8_WREN_MASK 0x00000100L 3589 #define SWRST_CONTROL_5__PCSRESET9_WREN_MASK 0x00000200L 3590 #define SWRST_CONTROL_5__PCSRESET10_WREN_MASK 0x00000400L 3591 #define SWRST_CONTROL_5__PCSRESET11_WREN_MASK 0x00000800L 3592 #define SWRST_CONTROL_5__PCSRESET12_WREN_MASK 0x00001000L 3593 #define SWRST_CONTROL_5__PCSRESET13_WREN_MASK 0x00002000L 3594 #define SWRST_CONTROL_5__PCSRESET14_WREN_MASK 0x00004000L 3595 #define SWRST_CONTROL_5__PCSRESET15_WREN_MASK 0x00008000L 3596 #define SWRST_CONTROL_5__WRSWITCHCLK_EN_MASK 0x00200000L 3597 #define SWRST_CONTROL_5__WRRESETAXIMST_EN_MASK 0x00400000L 3598 #define SWRST_CONTROL_5__WRRESETAXISLV_EN_MASK 0x00800000L 3599 #define SWRST_CONTROL_5__WRRESETAXIINT_EN_MASK 0x01000000L 3600 #define SWRST_CONTROL_5__WRRESETPCFG_EN_MASK 0x02000000L 3601 #define SWRST_CONTROL_5__WRRESETLNCT_EN_MASK 0x04000000L 3602 #define SWRST_CONTROL_5__WRRESETMNTR_EN_MASK 0x08000000L 3603 #define SWRST_CONTROL_5__WRRESETHLTR_EN_MASK 0x10000000L 3604 #define SWRST_CONTROL_5__WRRESETCPM_EN_MASK 0x20000000L 3605 #define SWRST_CONTROL_5__WRRESETPHY0_EN_MASK 0x40000000L 3606 #define SWRST_CONTROL_5__WRSTRAPVLD_EN_MASK 0x80000000L 3607 //SWRST_CONTROL_6 3608 #define SWRST_CONTROL_6__HOLD_TRAINING_A__SHIFT 0x0 3609 #define SWRST_CONTROL_6__HOLD_TRAINING_B__SHIFT 0x1 3610 #define SWRST_CONTROL_6__HOLD_TRAINING_C__SHIFT 0x2 3611 #define SWRST_CONTROL_6__HOLD_TRAINING_D__SHIFT 0x3 3612 #define SWRST_CONTROL_6__HOLD_TRAINING_E__SHIFT 0x4 3613 #define SWRST_CONTROL_6__HOLD_TRAINING_F__SHIFT 0x5 3614 #define SWRST_CONTROL_6__HOLD_TRAINING_G__SHIFT 0x6 3615 #define SWRST_CONTROL_6__HOLD_TRAINING_H__SHIFT 0x7 3616 #define SWRST_CONTROL_6__HOLD_TRAINING_I__SHIFT 0x8 3617 #define SWRST_CONTROL_6__HOLD_TRAINING_J__SHIFT 0x9 3618 #define SWRST_CONTROL_6__HOLD_TRAINING_K__SHIFT 0xa 3619 #define SWRST_CONTROL_6__HOLD_TRAINING_A_MASK 0x00000001L 3620 #define SWRST_CONTROL_6__HOLD_TRAINING_B_MASK 0x00000002L 3621 #define SWRST_CONTROL_6__HOLD_TRAINING_C_MASK 0x00000004L 3622 #define SWRST_CONTROL_6__HOLD_TRAINING_D_MASK 0x00000008L 3623 #define SWRST_CONTROL_6__HOLD_TRAINING_E_MASK 0x00000010L 3624 #define SWRST_CONTROL_6__HOLD_TRAINING_F_MASK 0x00000020L 3625 #define SWRST_CONTROL_6__HOLD_TRAINING_G_MASK 0x00000040L 3626 #define SWRST_CONTROL_6__HOLD_TRAINING_H_MASK 0x00000080L 3627 #define SWRST_CONTROL_6__HOLD_TRAINING_I_MASK 0x00000100L 3628 #define SWRST_CONTROL_6__HOLD_TRAINING_J_MASK 0x00000200L 3629 #define SWRST_CONTROL_6__HOLD_TRAINING_K_MASK 0x00000400L 3630 //SWRST_EP_COMMAND_0 3631 #define SWRST_EP_COMMAND_0__EP_CFG_RESET_ONLY__SHIFT 0x0 3632 #define SWRST_EP_COMMAND_0__EP_HOT_RESET__SHIFT 0x8 3633 #define SWRST_EP_COMMAND_0__EP_LNKDWN_RESET__SHIFT 0x9 3634 #define SWRST_EP_COMMAND_0__EP_LNKDIS_RESET__SHIFT 0xa 3635 #define SWRST_EP_COMMAND_0__EP_CFG_RESET_ONLY_MASK 0x00000001L 3636 #define SWRST_EP_COMMAND_0__EP_HOT_RESET_MASK 0x00000100L 3637 #define SWRST_EP_COMMAND_0__EP_LNKDWN_RESET_MASK 0x00000200L 3638 #define SWRST_EP_COMMAND_0__EP_LNKDIS_RESET_MASK 0x00000400L 3639 //SWRST_EP_CONTROL_0 3640 #define SWRST_EP_CONTROL_0__EP_CFG_RESET_ONLY_EN__SHIFT 0x0 3641 #define SWRST_EP_CONTROL_0__EP_HOT_RESET_EN__SHIFT 0x8 3642 #define SWRST_EP_CONTROL_0__EP_LNKDWN_RESET_EN__SHIFT 0x9 3643 #define SWRST_EP_CONTROL_0__EP_LNKDIS_RESET_EN__SHIFT 0xa 3644 #define SWRST_EP_CONTROL_0__EP_CFG_RESET_ONLY_EN_MASK 0x00000001L 3645 #define SWRST_EP_CONTROL_0__EP_HOT_RESET_EN_MASK 0x00000100L 3646 #define SWRST_EP_CONTROL_0__EP_LNKDWN_RESET_EN_MASK 0x00000200L 3647 #define SWRST_EP_CONTROL_0__EP_LNKDIS_RESET_EN_MASK 0x00000400L 3648 //CPM_CONTROL 3649 #define CPM_CONTROL__LCLK_DYN_GATE_ENABLE__SHIFT 0x0 3650 #define CPM_CONTROL__TXCLK_DYN_GATE_ENABLE__SHIFT 0x1 3651 #define CPM_CONTROL__L1_PWR_GATE_ENABLE__SHIFT 0x2 3652 #define CPM_CONTROL__L1_1_PWR_GATE_ENABLE__SHIFT 0x3 3653 #define CPM_CONTROL__L1_2_PWR_GATE_ENABLE__SHIFT 0x4 3654 #define CPM_CONTROL__TXCLK_LCNT_GATE_ENABLE__SHIFT 0x5 3655 #define CPM_CONTROL__TXCLK_REGS_GATE_ENABLE__SHIFT 0x6 3656 #define CPM_CONTROL__TXCLK_PRBS_GATE_ENABLE__SHIFT 0x7 3657 #define CPM_CONTROL__REFCLK_REGS_GATE_ENABLE__SHIFT 0x8 3658 #define CPM_CONTROL__LCLK_DYN_GATE_LATENCY__SHIFT 0x9 3659 #define CPM_CONTROL__TXCLK_DYN_GATE_LATENCY__SHIFT 0xb 3660 #define CPM_CONTROL__REFCLKREQ_REFCLKACK_LOOPBACK_ENABLE__SHIFT 0xd 3661 #define CPM_CONTROL__TXCLK_REGS_GATE_LATENCY__SHIFT 0xe 3662 #define CPM_CONTROL__REFCLK_REGS_GATE_LATENCY__SHIFT 0xf 3663 #define CPM_CONTROL__LCLK_GATE_TXCLK_FREE__SHIFT 0x10 3664 #define CPM_CONTROL__RCVR_DET_CLK_ENABLE__SHIFT 0x11 3665 #define CPM_CONTROL__FAST_TXCLK_LATENCY__SHIFT 0x12 3666 #define CPM_CONTROL__IGNORE_REGS_IDLE_IN_PG__SHIFT 0x15 3667 #define CPM_CONTROL__REFCLK_XSTCLK_ENABLE__SHIFT 0x16 3668 #define CPM_CONTROL__REFCLK_XSTCLK_LATENCY__SHIFT 0x17 3669 #define CPM_CONTROL__CLKREQb_UNGATE_TXCLK_ENABLE__SHIFT 0x18 3670 #define CPM_CONTROL__LCLK_GATE_ALLOW_IN_L1__SHIFT 0x19 3671 #define CPM_CONTROL__PG_EARLY_WAKE_ENABLE__SHIFT 0x1a 3672 #define CPM_CONTROL__PCIE_CORE_IDLE__SHIFT 0x1b 3673 #define CPM_CONTROL__PCIE_LINK_IDLE__SHIFT 0x1c 3674 #define CPM_CONTROL__PCIE_BUFFER_EMPTY__SHIFT 0x1d 3675 #define CPM_CONTROL__REGS_IDLE_TO_PG_LATENCY__SHIFT 0x1e 3676 #define CPM_CONTROL__LCLK_DYN_GATE_ENABLE_MASK 0x00000001L 3677 #define CPM_CONTROL__TXCLK_DYN_GATE_ENABLE_MASK 0x00000002L 3678 #define CPM_CONTROL__L1_PWR_GATE_ENABLE_MASK 0x00000004L 3679 #define CPM_CONTROL__L1_1_PWR_GATE_ENABLE_MASK 0x00000008L 3680 #define CPM_CONTROL__L1_2_PWR_GATE_ENABLE_MASK 0x00000010L 3681 #define CPM_CONTROL__TXCLK_LCNT_GATE_ENABLE_MASK 0x00000020L 3682 #define CPM_CONTROL__TXCLK_REGS_GATE_ENABLE_MASK 0x00000040L 3683 #define CPM_CONTROL__TXCLK_PRBS_GATE_ENABLE_MASK 0x00000080L 3684 #define CPM_CONTROL__REFCLK_REGS_GATE_ENABLE_MASK 0x00000100L 3685 #define CPM_CONTROL__LCLK_DYN_GATE_LATENCY_MASK 0x00000600L 3686 #define CPM_CONTROL__TXCLK_DYN_GATE_LATENCY_MASK 0x00001800L 3687 #define CPM_CONTROL__REFCLKREQ_REFCLKACK_LOOPBACK_ENABLE_MASK 0x00002000L 3688 #define CPM_CONTROL__TXCLK_REGS_GATE_LATENCY_MASK 0x00004000L 3689 #define CPM_CONTROL__REFCLK_REGS_GATE_LATENCY_MASK 0x00008000L 3690 #define CPM_CONTROL__LCLK_GATE_TXCLK_FREE_MASK 0x00010000L 3691 #define CPM_CONTROL__RCVR_DET_CLK_ENABLE_MASK 0x00020000L 3692 #define CPM_CONTROL__FAST_TXCLK_LATENCY_MASK 0x001C0000L 3693 #define CPM_CONTROL__IGNORE_REGS_IDLE_IN_PG_MASK 0x00200000L 3694 #define CPM_CONTROL__REFCLK_XSTCLK_ENABLE_MASK 0x00400000L 3695 #define CPM_CONTROL__REFCLK_XSTCLK_LATENCY_MASK 0x00800000L 3696 #define CPM_CONTROL__CLKREQb_UNGATE_TXCLK_ENABLE_MASK 0x01000000L 3697 #define CPM_CONTROL__LCLK_GATE_ALLOW_IN_L1_MASK 0x02000000L 3698 #define CPM_CONTROL__PG_EARLY_WAKE_ENABLE_MASK 0x04000000L 3699 #define CPM_CONTROL__PCIE_CORE_IDLE_MASK 0x08000000L 3700 #define CPM_CONTROL__PCIE_LINK_IDLE_MASK 0x10000000L 3701 #define CPM_CONTROL__PCIE_BUFFER_EMPTY_MASK 0x20000000L 3702 #define CPM_CONTROL__REGS_IDLE_TO_PG_LATENCY_MASK 0xC0000000L 3703 //CPM_SPLIT_CONTROL 3704 #define CPM_SPLIT_CONTROL__TXCLK_CCIX_DYN_GATE_ENABLE__SHIFT 0x0 3705 #define CPM_SPLIT_CONTROL__TXCLK_CCIX_DYN_GATE_ENABLE_MASK 0x00000001L 3706 //CPM_CONTROL_EXT 3707 #define CPM_CONTROL_EXT__PWRDOWN_EI_MASK_DISABLE__SHIFT 0x0 3708 #define CPM_CONTROL_EXT__DELAY_HOLD_TRAINING_ENABLE__SHIFT 0x1 3709 #define CPM_CONTROL_EXT__LCLK_DS_MODE__SHIFT 0x2 3710 #define CPM_CONTROL_EXT__LCLK_DS_ENABLE__SHIFT 0x4 3711 #define CPM_CONTROL_EXT__PG_STATE__SHIFT 0x5 3712 #define CPM_CONTROL_EXT__HOTPLUG_ALLOW_LCLK_GATING_EN__SHIFT 0x8 3713 #define CPM_CONTROL_EXT__RESPOND_SDP_CONNECT_WHEN_ALLPORT_UNPLUG_IN_PG__SHIFT 0x9 3714 #define CPM_CONTROL_EXT__EI_MASK_OFF_AT_PWRDOWN__SHIFT 0xa 3715 #define CPM_CONTROL_EXT__EI_MASK_OFF_ALL_TIME__SHIFT 0xb 3716 #define CPM_CONTROL_EXT__EI_DEASSERT_CAPTURE_TIMER__SHIFT 0xc 3717 #define CPM_CONTROL_EXT__EI_ASSERT_CAPTURE_TIMER__SHIFT 0xe 3718 #define CPM_CONTROL_EXT__PWRDOWN_EI_MASK_DISABLE_MASK 0x00000001L 3719 #define CPM_CONTROL_EXT__DELAY_HOLD_TRAINING_ENABLE_MASK 0x00000002L 3720 #define CPM_CONTROL_EXT__LCLK_DS_MODE_MASK 0x0000000CL 3721 #define CPM_CONTROL_EXT__LCLK_DS_ENABLE_MASK 0x00000010L 3722 #define CPM_CONTROL_EXT__PG_STATE_MASK 0x000000E0L 3723 #define CPM_CONTROL_EXT__HOTPLUG_ALLOW_LCLK_GATING_EN_MASK 0x00000100L 3724 #define CPM_CONTROL_EXT__RESPOND_SDP_CONNECT_WHEN_ALLPORT_UNPLUG_IN_PG_MASK 0x00000200L 3725 #define CPM_CONTROL_EXT__EI_MASK_OFF_AT_PWRDOWN_MASK 0x00000400L 3726 #define CPM_CONTROL_EXT__EI_MASK_OFF_ALL_TIME_MASK 0x00000800L 3727 #define CPM_CONTROL_EXT__EI_DEASSERT_CAPTURE_TIMER_MASK 0x00003000L 3728 #define CPM_CONTROL_EXT__EI_ASSERT_CAPTURE_TIMER_MASK 0x0000C000L 3729 //CLKREQB_PAD_CNTL 3730 #define CLKREQB_PAD_CNTL__CSel0p9__SHIFT 0x0 3731 #define CLKREQB_PAD_CNTL__CSel1p1__SHIFT 0x1 3732 #define CLKREQB_PAD_CNTL__RSel0p9__SHIFT 0x2 3733 #define CLKREQB_PAD_CNTL__RSel1p1__SHIFT 0x3 3734 #define CLKREQB_PAD_CNTL__mai2cfmp2_NG__SHIFT 0x4 3735 #define CLKREQB_PAD_CNTL__mai2cfmp2_ResBiasEn0__SHIFT 0x8 3736 #define CLKREQB_PAD_CNTL__mai2cfmp2_CompSel0__SHIFT 0x9 3737 #define CLKREQB_PAD_CNTL__mai2cfmp2_I2cRxSel0__SHIFT 0xa 3738 #define CLKREQB_PAD_CNTL__mai2cfmp2_PdEn0__SHIFT 0xb 3739 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcEn0__SHIFT 0xc 3740 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcSel0__SHIFT 0xd 3741 #define CLKREQB_PAD_CNTL__mai2cfmp2_FallSlewSel0__SHIFT 0xe 3742 #define CLKREQB_PAD_CNTL__mai2cfmp2_BiasCrtEn0__SHIFT 0xf 3743 #define CLKREQB_PAD_CNTL__mai2cfmp2_Slewn0__SHIFT 0x10 3744 #define CLKREQB_PAD_CNTL__mai2cfmp2_TstTermEn0__SHIFT 0x11 3745 #define CLKREQB_PAD_CNTL__mai2cfmp2_Spare0__SHIFT 0x12 3746 #define CLKREQB_PAD_CNTL__mai2cfmp2_Spare1__SHIFT 0x13 3747 #define CLKREQB_PAD_CNTL__mai2cfmp2_ResBiasEn1__SHIFT 0x14 3748 #define CLKREQB_PAD_CNTL__mai2cfmp2_CompSel1__SHIFT 0x15 3749 #define CLKREQB_PAD_CNTL__mai2cfmp2_I2cRxSel1__SHIFT 0x16 3750 #define CLKREQB_PAD_CNTL__mai2cfmp2_PdEn1__SHIFT 0x17 3751 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcEn1__SHIFT 0x18 3752 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcSel1__SHIFT 0x19 3753 #define CLKREQB_PAD_CNTL__mai2cfmp2_FallSlewSel1__SHIFT 0x1a 3754 #define CLKREQB_PAD_CNTL__mai2cfmp2_BiasCrtEn1__SHIFT 0x1b 3755 #define CLKREQB_PAD_CNTL__mai2cfmp2_Slewn1__SHIFT 0x1c 3756 #define CLKREQB_PAD_CNTL__mai2cfmp2_TstTermEn1__SHIFT 0x1d 3757 #define CLKREQB_PAD_CNTL__mai2cfmp_reserved__SHIFT 0x1e 3758 #define CLKREQB_PAD_CNTL__CSel0p9_MASK 0x00000001L 3759 #define CLKREQB_PAD_CNTL__CSel1p1_MASK 0x00000002L 3760 #define CLKREQB_PAD_CNTL__RSel0p9_MASK 0x00000004L 3761 #define CLKREQB_PAD_CNTL__RSel1p1_MASK 0x00000008L 3762 #define CLKREQB_PAD_CNTL__mai2cfmp2_NG_MASK 0x000000F0L 3763 #define CLKREQB_PAD_CNTL__mai2cfmp2_ResBiasEn0_MASK 0x00000100L 3764 #define CLKREQB_PAD_CNTL__mai2cfmp2_CompSel0_MASK 0x00000200L 3765 #define CLKREQB_PAD_CNTL__mai2cfmp2_I2cRxSel0_MASK 0x00000400L 3766 #define CLKREQB_PAD_CNTL__mai2cfmp2_PdEn0_MASK 0x00000800L 3767 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcEn0_MASK 0x00001000L 3768 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcSel0_MASK 0x00002000L 3769 #define CLKREQB_PAD_CNTL__mai2cfmp2_FallSlewSel0_MASK 0x00004000L 3770 #define CLKREQB_PAD_CNTL__mai2cfmp2_BiasCrtEn0_MASK 0x00008000L 3771 #define CLKREQB_PAD_CNTL__mai2cfmp2_Slewn0_MASK 0x00010000L 3772 #define CLKREQB_PAD_CNTL__mai2cfmp2_TstTermEn0_MASK 0x00020000L 3773 #define CLKREQB_PAD_CNTL__mai2cfmp2_Spare0_MASK 0x00040000L 3774 #define CLKREQB_PAD_CNTL__mai2cfmp2_Spare1_MASK 0x00080000L 3775 #define CLKREQB_PAD_CNTL__mai2cfmp2_ResBiasEn1_MASK 0x00100000L 3776 #define CLKREQB_PAD_CNTL__mai2cfmp2_CompSel1_MASK 0x00200000L 3777 #define CLKREQB_PAD_CNTL__mai2cfmp2_I2cRxSel1_MASK 0x00400000L 3778 #define CLKREQB_PAD_CNTL__mai2cfmp2_PdEn1_MASK 0x00800000L 3779 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcEn1_MASK 0x01000000L 3780 #define CLKREQB_PAD_CNTL__mai2cfmp2_SpikeRcSel1_MASK 0x02000000L 3781 #define CLKREQB_PAD_CNTL__mai2cfmp2_FallSlewSel1_MASK 0x04000000L 3782 #define CLKREQB_PAD_CNTL__mai2cfmp2_BiasCrtEn1_MASK 0x08000000L 3783 #define CLKREQB_PAD_CNTL__mai2cfmp2_Slewn1_MASK 0x10000000L 3784 #define CLKREQB_PAD_CNTL__mai2cfmp2_TstTermEn1_MASK 0x20000000L 3785 #define CLKREQB_PAD_CNTL__mai2cfmp_reserved_MASK 0xC0000000L 3786 //SMN_APERTURE_ID_A 3787 #define SMN_APERTURE_ID_A__SMU_APERTURE_ID__SHIFT 0x0 3788 #define SMN_APERTURE_ID_A__SMU_APERTURE_ID_MASK 0x00000FFFL 3789 //SMN_APERTURE_ID_B 3790 #define SMN_APERTURE_ID_B__IOHUB_APERTURE_ID__SHIFT 0x0 3791 #define SMN_APERTURE_ID_B__NBIF_APERTURE_ID__SHIFT 0xc 3792 #define SMN_APERTURE_ID_B__IOHUB_APERTURE_ID_MASK 0x00000FFFL 3793 #define SMN_APERTURE_ID_B__NBIF_APERTURE_ID_MASK 0x00FFF000L 3794 //LNCNT_CONTROL 3795 #define LNCNT_CONTROL__CFG_LNC_BW_CNT_EN__SHIFT 0x0 3796 #define LNCNT_CONTROL__CFG_LNC_CMN_CNT_EN__SHIFT 0x1 3797 #define LNCNT_CONTROL__CFG_LNC_BW_QUAN_THRD__SHIFT 0x2 3798 #define LNCNT_CONTROL__CFG_LNC_CMN_QUAN_THRD__SHIFT 0x5 3799 #define LNCNT_CONTROL__CFG_LNC_BW_CNT_EN_MASK 0x00000001L 3800 #define LNCNT_CONTROL__CFG_LNC_CMN_CNT_EN_MASK 0x00000002L 3801 #define LNCNT_CONTROL__CFG_LNC_BW_QUAN_THRD_MASK 0x0000001CL 3802 #define LNCNT_CONTROL__CFG_LNC_CMN_QUAN_THRD_MASK 0x000000E0L 3803 //SMU_INT_PIN_SHARING_PORT_INDICATOR 3804 #define SMU_INT_PIN_SHARING_PORT_INDICATOR__LINK_MANAGEMENT_INT_STATUS__SHIFT 0x0 3805 #define SMU_INT_PIN_SHARING_PORT_INDICATOR__LTR_INT_STATUS__SHIFT 0x10 3806 #define SMU_INT_PIN_SHARING_PORT_INDICATOR__LINK_MANAGEMENT_INT_STATUS_MASK 0x0000FFFFL 3807 #define SMU_INT_PIN_SHARING_PORT_INDICATOR__LTR_INT_STATUS_MASK 0xFFFF0000L 3808 //PCIE_PGMST_CNTL 3809 #define PCIE_PGMST_CNTL__CFG_PG_HYSTERESIS__SHIFT 0x0 3810 #define PCIE_PGMST_CNTL__CFG_PG_EN__SHIFT 0x8 3811 #define PCIE_PGMST_CNTL__CFG_IDLENESS_COUNT_EN__SHIFT 0xa 3812 #define PCIE_PGMST_CNTL__CFG_FW_PG_EXIT_CNTL__SHIFT 0xe 3813 #define PCIE_PGMST_CNTL__PG_EXIT_TIMER__SHIFT 0x10 3814 #define PCIE_PGMST_CNTL__CFG_PG_HYSTERESIS_MASK 0x000000FFL 3815 #define PCIE_PGMST_CNTL__CFG_PG_EN_MASK 0x00000100L 3816 #define PCIE_PGMST_CNTL__CFG_IDLENESS_COUNT_EN_MASK 0x00003C00L 3817 #define PCIE_PGMST_CNTL__CFG_FW_PG_EXIT_CNTL_MASK 0x0000C000L 3818 #define PCIE_PGMST_CNTL__PG_EXIT_TIMER_MASK 0x00FF0000L 3819 //PCIE_PGSLV_CNTL 3820 #define PCIE_PGSLV_CNTL__CFG_IDLE_HYSTERESIS__SHIFT 0x0 3821 #define PCIE_PGSLV_CNTL__CFG_IDLE_HYSTERESIS_MASK 0x0000001FL 3822 //LC_CPM_CONTROL_0 3823 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_A_GATE_ENABLE__SHIFT 0x0 3824 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_B_GATE_ENABLE__SHIFT 0x1 3825 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_C_GATE_ENABLE__SHIFT 0x2 3826 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_D_GATE_ENABLE__SHIFT 0x3 3827 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_E_GATE_ENABLE__SHIFT 0x4 3828 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_F_GATE_ENABLE__SHIFT 0x5 3829 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_G_GATE_ENABLE__SHIFT 0x6 3830 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_H_GATE_ENABLE__SHIFT 0x7 3831 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_I_GATE_ENABLE__SHIFT 0x8 3832 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_J_GATE_ENABLE__SHIFT 0x9 3833 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_K_GATE_ENABLE__SHIFT 0xa 3834 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_L_GATE_ENABLE__SHIFT 0xb 3835 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_M_GATE_ENABLE__SHIFT 0xc 3836 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_N_GATE_ENABLE__SHIFT 0xd 3837 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_O_GATE_ENABLE__SHIFT 0xe 3838 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_P_GATE_ENABLE__SHIFT 0xf 3839 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_A_GATE_ENABLE__SHIFT 0x10 3840 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_B_GATE_ENABLE__SHIFT 0x11 3841 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_C_GATE_ENABLE__SHIFT 0x12 3842 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_D_GATE_ENABLE__SHIFT 0x13 3843 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_E_GATE_ENABLE__SHIFT 0x14 3844 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_F_GATE_ENABLE__SHIFT 0x15 3845 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_G_GATE_ENABLE__SHIFT 0x16 3846 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_H_GATE_ENABLE__SHIFT 0x17 3847 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_I_GATE_ENABLE__SHIFT 0x18 3848 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_J_GATE_ENABLE__SHIFT 0x19 3849 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_K_GATE_ENABLE__SHIFT 0x1a 3850 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_L_GATE_ENABLE__SHIFT 0x1b 3851 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_M_GATE_ENABLE__SHIFT 0x1c 3852 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_N_GATE_ENABLE__SHIFT 0x1d 3853 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_O_GATE_ENABLE__SHIFT 0x1e 3854 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_P_GATE_ENABLE__SHIFT 0x1f 3855 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_A_GATE_ENABLE_MASK 0x00000001L 3856 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_B_GATE_ENABLE_MASK 0x00000002L 3857 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_C_GATE_ENABLE_MASK 0x00000004L 3858 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_D_GATE_ENABLE_MASK 0x00000008L 3859 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_E_GATE_ENABLE_MASK 0x00000010L 3860 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_F_GATE_ENABLE_MASK 0x00000020L 3861 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_G_GATE_ENABLE_MASK 0x00000040L 3862 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_H_GATE_ENABLE_MASK 0x00000080L 3863 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_I_GATE_ENABLE_MASK 0x00000100L 3864 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_J_GATE_ENABLE_MASK 0x00000200L 3865 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_K_GATE_ENABLE_MASK 0x00000400L 3866 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_L_GATE_ENABLE_MASK 0x00000800L 3867 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_M_GATE_ENABLE_MASK 0x00001000L 3868 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_N_GATE_ENABLE_MASK 0x00002000L 3869 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_O_GATE_ENABLE_MASK 0x00004000L 3870 #define LC_CPM_CONTROL_0__TXCLK_DYN_PORT_P_GATE_ENABLE_MASK 0x00008000L 3871 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_A_GATE_ENABLE_MASK 0x00010000L 3872 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_B_GATE_ENABLE_MASK 0x00020000L 3873 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_C_GATE_ENABLE_MASK 0x00040000L 3874 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_D_GATE_ENABLE_MASK 0x00080000L 3875 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_E_GATE_ENABLE_MASK 0x00100000L 3876 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_F_GATE_ENABLE_MASK 0x00200000L 3877 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_G_GATE_ENABLE_MASK 0x00400000L 3878 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_H_GATE_ENABLE_MASK 0x00800000L 3879 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_I_GATE_ENABLE_MASK 0x01000000L 3880 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_J_GATE_ENABLE_MASK 0x02000000L 3881 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_K_GATE_ENABLE_MASK 0x04000000L 3882 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_L_GATE_ENABLE_MASK 0x08000000L 3883 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_M_GATE_ENABLE_MASK 0x10000000L 3884 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_N_GATE_ENABLE_MASK 0x20000000L 3885 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_O_GATE_ENABLE_MASK 0x40000000L 3886 #define LC_CPM_CONTROL_0__TXCLK_DYN_TR_PORT_P_GATE_ENABLE_MASK 0x80000000L 3887 //LC_CPM_CONTROL_1 3888 #define LC_CPM_CONTROL_1__TXCLK_DYN_PORT_GATE_LATENCY__SHIFT 0x0 3889 #define LC_CPM_CONTROL_1__RCVR_DET_EN_HANDSHAKE_DIS__SHIFT 0x8 3890 #define LC_CPM_CONTROL_1__TXCLK_PI_CLK_EN_ALL_LANES_GATE_ENABLE__SHIFT 0xf 3891 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_A_GATE_ENABLE__SHIFT 0x10 3892 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_B_GATE_ENABLE__SHIFT 0x11 3893 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_C_GATE_ENABLE__SHIFT 0x12 3894 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_D_GATE_ENABLE__SHIFT 0x13 3895 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_E_GATE_ENABLE__SHIFT 0x14 3896 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_F_GATE_ENABLE__SHIFT 0x15 3897 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_G_GATE_ENABLE__SHIFT 0x16 3898 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_H_GATE_ENABLE__SHIFT 0x17 3899 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_I_GATE_ENABLE__SHIFT 0x18 3900 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_J_GATE_ENABLE__SHIFT 0x19 3901 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_K_GATE_ENABLE__SHIFT 0x1a 3902 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_L_GATE_ENABLE__SHIFT 0x1b 3903 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_M_GATE_ENABLE__SHIFT 0x1c 3904 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_N_GATE_ENABLE__SHIFT 0x1d 3905 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_O_GATE_ENABLE__SHIFT 0x1e 3906 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_P_GATE_ENABLE__SHIFT 0x1f 3907 #define LC_CPM_CONTROL_1__TXCLK_DYN_PORT_GATE_LATENCY_MASK 0x00000007L 3908 #define LC_CPM_CONTROL_1__RCVR_DET_EN_HANDSHAKE_DIS_MASK 0x00000100L 3909 #define LC_CPM_CONTROL_1__TXCLK_PI_CLK_EN_ALL_LANES_GATE_ENABLE_MASK 0x00008000L 3910 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_A_GATE_ENABLE_MASK 0x00010000L 3911 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_B_GATE_ENABLE_MASK 0x00020000L 3912 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_C_GATE_ENABLE_MASK 0x00040000L 3913 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_D_GATE_ENABLE_MASK 0x00080000L 3914 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_E_GATE_ENABLE_MASK 0x00100000L 3915 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_F_GATE_ENABLE_MASK 0x00200000L 3916 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_G_GATE_ENABLE_MASK 0x00400000L 3917 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_H_GATE_ENABLE_MASK 0x00800000L 3918 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_I_GATE_ENABLE_MASK 0x01000000L 3919 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_J_GATE_ENABLE_MASK 0x02000000L 3920 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_K_GATE_ENABLE_MASK 0x04000000L 3921 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_L_GATE_ENABLE_MASK 0x08000000L 3922 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_M_GATE_ENABLE_MASK 0x10000000L 3923 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_N_GATE_ENABLE_MASK 0x20000000L 3924 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_O_GATE_ENABLE_MASK 0x40000000L 3925 #define LC_CPM_CONTROL_1__TXCLK_RXP_CLK_EN_PORT_P_GATE_ENABLE_MASK 0x80000000L 3926 //PCIE_RXMARGIN_CONTROL_CAPABILITIES 3927 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_VOLTAGESUPPORTED__SHIFT 0x0 3928 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDUPDOWNVOLTAGE__SHIFT 0x1 3929 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDLEFTRIGHTTIMING__SHIFT 0x2 3930 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_SAMPLEREPORTINGMETHOD__SHIFT 0x3 3931 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDERRORSAMPLER__SHIFT 0x4 3932 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_VOLTAGESUPPORTED_MASK 0x00000001L 3933 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDUPDOWNVOLTAGE_MASK 0x00000002L 3934 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDLEFTRIGHTTIMING_MASK 0x00000004L 3935 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_SAMPLEREPORTINGMETHOD_MASK 0x00000008L 3936 #define PCIE_RXMARGIN_CONTROL_CAPABILITIES__M_INDERRORSAMPLER_MASK 0x00000010L 3937 //PCIE_RXMARGIN_1_SETTINGS 3938 #define PCIE_RXMARGIN_1_SETTINGS__M_NUMVOLTAGESTEPS__SHIFT 0x0 3939 #define PCIE_RXMARGIN_1_SETTINGS__M_NUMTIMINGSTEPS__SHIFT 0x7 3940 #define PCIE_RXMARGIN_1_SETTINGS__M_MAXTIMINGOFFSET__SHIFT 0xd 3941 #define PCIE_RXMARGIN_1_SETTINGS__M_MAXVOLTAGEOFFSET__SHIFT 0x14 3942 #define PCIE_RXMARGIN_1_SETTINGS__M_NUMVOLTAGESTEPS_MASK 0x0000007FL 3943 #define PCIE_RXMARGIN_1_SETTINGS__M_NUMTIMINGSTEPS_MASK 0x00001F80L 3944 #define PCIE_RXMARGIN_1_SETTINGS__M_MAXTIMINGOFFSET_MASK 0x000FE000L 3945 #define PCIE_RXMARGIN_1_SETTINGS__M_MAXVOLTAGEOFFSET_MASK 0x07F00000L 3946 //PCIE_RXMARGIN_2_SETTINGS 3947 #define PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATEVOLTAGE__SHIFT 0x0 3948 #define PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATETIMING__SHIFT 0x6 3949 #define PCIE_RXMARGIN_2_SETTINGS__M_SAMPLECOUNT__SHIFT 0xc 3950 #define PCIE_RXMARGIN_2_SETTINGS__M_MAXLANES__SHIFT 0x13 3951 #define PCIE_RXMARGIN_2_SETTINGS__M_ERROR_COUNT_LIMIT__SHIFT 0x18 3952 #define PCIE_RXMARGIN_2_SETTINGS__ENABLE_PRECODING__SHIFT 0x1e 3953 #define PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATEVOLTAGE_MASK 0x0000003FL 3954 #define PCIE_RXMARGIN_2_SETTINGS__M_SAMPLINGRATETIMING_MASK 0x00000FC0L 3955 #define PCIE_RXMARGIN_2_SETTINGS__M_SAMPLECOUNT_MASK 0x0007F000L 3956 #define PCIE_RXMARGIN_2_SETTINGS__M_MAXLANES_MASK 0x00F80000L 3957 #define PCIE_RXMARGIN_2_SETTINGS__M_ERROR_COUNT_LIMIT_MASK 0x3F000000L 3958 #define PCIE_RXMARGIN_2_SETTINGS__ENABLE_PRECODING_MASK 0x40000000L 3959 //PCIE_LC_DEBUG_CNTL 3960 #define PCIE_LC_DEBUG_CNTL__TX_SKID_DEBUG_PORT__SHIFT 0x0 3961 #define PCIE_LC_DEBUG_CNTL__DEBUG_LANE_EN__SHIFT 0x10 3962 #define PCIE_LC_DEBUG_CNTL__TX_SKID_DEBUG_PORT_MASK 0x0000000FL 3963 #define PCIE_LC_DEBUG_CNTL__DEBUG_LANE_EN_MASK 0xFFFF0000L 3964 //SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO 3965 #define SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__DPC_INT_STATUS__SHIFT 0x0 3966 #define SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__PD_INT_STATUS__SHIFT 0x10 3967 #define SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__DPC_INT_STATUS_MASK 0x0000FFFFL 3968 #define SMU_INT_PIN_SHARING_PORT_INDICATOR_TWO__PD_INT_STATUS_MASK 0xFFFF0000L 3969 //PCIE_LC_DESKEW_CNTL 3970 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_TRIGGER_CNT_LIMIT__SHIFT 0x0 3971 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_ADD_LANE_EVENT_LIMIT__SHIFT 0x4 3972 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_RMV_LANE_EVENT_LIMIT__SHIFT 0x8 3973 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_BLOCK_TSX_EIEOS__SHIFT 0xc 3974 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_TRIGGER_CNT_LIMIT_MASK 0x0000000FL 3975 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_ADD_LANE_EVENT_LIMIT_MASK 0x000000F0L 3976 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_RMV_LANE_EVENT_LIMIT_MASK 0x00000F00L 3977 #define PCIE_LC_DESKEW_CNTL__LC_LIVE_DESKEW_BLOCK_TSX_EIEOS_MASK 0x00001000L 3978 //PCIE_TX_LAST_TLP0 3979 #define PCIE_TX_LAST_TLP0__TX_LAST_TLP0__SHIFT 0x0 3980 #define PCIE_TX_LAST_TLP0__TX_LAST_TLP0_MASK 0xFFFFFFFFL 3981 //PCIE_TX_LAST_TLP1 3982 #define PCIE_TX_LAST_TLP1__TX_LAST_TLP1__SHIFT 0x0 3983 #define PCIE_TX_LAST_TLP1__TX_LAST_TLP1_MASK 0xFFFFFFFFL 3984 //PCIE_TX_LAST_TLP2 3985 #define PCIE_TX_LAST_TLP2__TX_LAST_TLP2__SHIFT 0x0 3986 #define PCIE_TX_LAST_TLP2__TX_LAST_TLP2_MASK 0xFFFFFFFFL 3987 //PCIE_TX_LAST_TLP3 3988 #define PCIE_TX_LAST_TLP3__TX_LAST_TLP3__SHIFT 0x0 3989 #define PCIE_TX_LAST_TLP3__TX_LAST_TLP3_MASK 0xFFFFFFFFL 3990 //PCIE_TX_TRACKING_ADDR_LO 3991 #define PCIE_TX_TRACKING_ADDR_LO__TX_TRACKING_ADDR_LO__SHIFT 0x2 3992 #define PCIE_TX_TRACKING_ADDR_LO__TX_TRACKING_ADDR_LO_MASK 0xFFFFFFFCL 3993 //PCIE_TX_TRACKING_ADDR_HI 3994 #define PCIE_TX_TRACKING_ADDR_HI__TX_TRACKING_ADDR_HI__SHIFT 0x0 3995 #define PCIE_TX_TRACKING_ADDR_HI__TX_TRACKING_ADDR_HI_MASK 0xFFFFFFFFL 3996 //PCIE_TX_TRACKING_CTRL_STATUS 3997 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_ENABLE__SHIFT 0x0 3998 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_PORT__SHIFT 0x1 3999 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_UNIT_ID__SHIFT 0x8 4000 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_STATUS_VALID__SHIFT 0xf 4001 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_ENABLE_MASK 0x00000001L 4002 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_PORT_MASK 0x0000000EL 4003 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_UNIT_ID_MASK 0x00007F00L 4004 #define PCIE_TX_TRACKING_CTRL_STATUS__TX_TRACKING_STATUS_VALID_MASK 0x00008000L 4005 //PCIE_TX_CTRL_4 4006 #define PCIE_TX_CTRL_4__TX_PORT_ACCESS_TIMER_SKEW__SHIFT 0x0 4007 #define PCIE_TX_CTRL_4__TX_FC_STALL_DIS__SHIFT 0x7 4008 #define PCIE_TX_CTRL_4__TX_FC_STALL_FREQ__SHIFT 0x8 4009 #define PCIE_TX_CTRL_4__TX_FC_STALL_TIMER__SHIFT 0xc 4010 #define PCIE_TX_CTRL_4__TX_PORT_ACCESS_TIMER_SKEW_MASK 0x0000000FL 4011 #define PCIE_TX_CTRL_4__TX_FC_STALL_DIS_MASK 0x00000080L 4012 #define PCIE_TX_CTRL_4__TX_FC_STALL_FREQ_MASK 0x00000F00L 4013 #define PCIE_TX_CTRL_4__TX_FC_STALL_TIMER_MASK 0x0000F000L 4014 //PCIE_TX_STATUS 4015 #define PCIE_TX_STATUS__TX_MST_MEM_READY__SHIFT 0x0 4016 #define PCIE_TX_STATUS__CI_MST_REQ_IDLE__SHIFT 0x1 4017 #define PCIE_TX_STATUS__CI_NO_PENDING_MST_MRD__SHIFT 0x2 4018 #define PCIE_TX_STATUS__CI_MST_WRRSP_IDLE__SHIFT 0x3 4019 #define PCIE_TX_STATUS__CI_SLV_RDRSP_IDLE__SHIFT 0x4 4020 #define PCIE_TX_STATUS__CI_MST_TX_IDLE__SHIFT 0x5 4021 #define PCIE_TX_STATUS__CI_SLV_CLKREQ_IDLE__SHIFT 0x6 4022 #define PCIE_TX_STATUS__CI_MST_CLKREQ_IDLE__SHIFT 0x7 4023 #define PCIE_TX_STATUS__TX_P_HDR_EMPTY__SHIFT 0x8 4024 #define PCIE_TX_STATUS__TX_NP_HDR_EMPTY__SHIFT 0x9 4025 #define PCIE_TX_STATUS__TX_P_DAT_EMPTY__SHIFT 0xa 4026 #define PCIE_TX_STATUS__TX_NP_DAT_EMPTY__SHIFT 0xb 4027 #define PCIE_TX_STATUS__CI_P_HDR_NO_FREE_CREDITS__SHIFT 0xc 4028 #define PCIE_TX_STATUS__CI_NP_HDR_NO_FREE_CREDITS__SHIFT 0xd 4029 #define PCIE_TX_STATUS__CI_P_DAT_NO_FREE_CREDITS__SHIFT 0xe 4030 #define PCIE_TX_STATUS__CI_NP_DAT_NO_FREE_CREDITS__SHIFT 0xf 4031 #define PCIE_TX_STATUS__TX_MST_MEM_READY_MASK 0x00000001L 4032 #define PCIE_TX_STATUS__CI_MST_REQ_IDLE_MASK 0x00000002L 4033 #define PCIE_TX_STATUS__CI_NO_PENDING_MST_MRD_MASK 0x00000004L 4034 #define PCIE_TX_STATUS__CI_MST_WRRSP_IDLE_MASK 0x00000008L 4035 #define PCIE_TX_STATUS__CI_SLV_RDRSP_IDLE_MASK 0x00000010L 4036 #define PCIE_TX_STATUS__CI_MST_TX_IDLE_MASK 0x00000020L 4037 #define PCIE_TX_STATUS__CI_SLV_CLKREQ_IDLE_MASK 0x00000040L 4038 #define PCIE_TX_STATUS__CI_MST_CLKREQ_IDLE_MASK 0x00000080L 4039 #define PCIE_TX_STATUS__TX_P_HDR_EMPTY_MASK 0x00000100L 4040 #define PCIE_TX_STATUS__TX_NP_HDR_EMPTY_MASK 0x00000200L 4041 #define PCIE_TX_STATUS__TX_P_DAT_EMPTY_MASK 0x00000400L 4042 #define PCIE_TX_STATUS__TX_NP_DAT_EMPTY_MASK 0x00000800L 4043 #define PCIE_TX_STATUS__CI_P_HDR_NO_FREE_CREDITS_MASK 0x00001000L 4044 #define PCIE_TX_STATUS__CI_NP_HDR_NO_FREE_CREDITS_MASK 0x00002000L 4045 #define PCIE_TX_STATUS__CI_P_DAT_NO_FREE_CREDITS_MASK 0x00004000L 4046 #define PCIE_TX_STATUS__CI_NP_DAT_NO_FREE_CREDITS_MASK 0x00008000L 4047 //PCIE_TX_F0_ATTR_CNTL 4048 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_P__SHIFT 0x0 4049 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_NP__SHIFT 0x2 4050 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_CPL__SHIFT 0x4 4051 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_P__SHIFT 0x6 4052 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_NP__SHIFT 0x8 4053 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_P__SHIFT 0xa 4054 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_NP__SHIFT 0xc 4055 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_P_MASK 0x00000003L 4056 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_NP_MASK 0x0000000CL 4057 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_CPL_MASK 0x00000030L 4058 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_P_MASK 0x000000C0L 4059 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_NP_MASK 0x00000300L 4060 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_P_MASK 0x00000C00L 4061 #define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_NP_MASK 0x00003000L 4062 //PCIE_TX_SWUS_ATTR_CNTL 4063 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_P__SHIFT 0x0 4064 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_NP__SHIFT 0x2 4065 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_CPL__SHIFT 0x4 4066 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_P__SHIFT 0x6 4067 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_NP__SHIFT 0x8 4068 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_P__SHIFT 0xa 4069 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_NP__SHIFT 0xc 4070 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_P_MASK 0x00000003L 4071 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_NP_MASK 0x0000000CL 4072 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_IDO_OVERRIDE_CPL_MASK 0x00000030L 4073 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_P_MASK 0x000000C0L 4074 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_RO_OVERRIDE_NP_MASK 0x00000300L 4075 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_P_MASK 0x00000C00L 4076 #define PCIE_TX_SWUS_ATTR_CNTL__TX_SWUS_SNR_OVERRIDE_NP_MASK 0x00003000L 4077 //PCIE_BW_BY_UNITID 4078 #define PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID_EN__SHIFT 0x0 4079 #define PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID__SHIFT 0x8 4080 #define PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID_EN_MASK 0x00000001L 4081 #define PCIE_BW_BY_UNITID__CI_MST_PERF_UNITID_MASK 0x00007F00L 4082 //PCIE_MST_CTRL_1 4083 #define PCIE_MST_CTRL_1__MST_PDAT_CREDITS_ADVT__SHIFT 0x0 4084 #define PCIE_MST_CTRL_1__MST_PDAT_CREDITS_OVERRIDE_EN__SHIFT 0x8 4085 #define PCIE_MST_CTRL_1__MST_PHDR_CREDITS_PENDING_RESET_DIS__SHIFT 0x9 4086 #define PCIE_MST_CTRL_1__CI_MSTSDP_ORIG_DISC_FIX_DIS__SHIFT 0xa 4087 #define PCIE_MST_CTRL_1__MST_SDP_CONNECT_EN__SHIFT 0xb 4088 #define PCIE_MST_CTRL_1__MST_SDP_MODE__SHIFT 0xc 4089 #define PCIE_MST_CTRL_1__MST_SDP_CREDITS_LIVE_OVERRIDE_DIS__SHIFT 0xe 4090 #define PCIE_MST_CTRL_1__MST_PHDR_CREDITS_OVERRIDE_EN__SHIFT 0xf 4091 #define PCIE_MST_CTRL_1__MST_PHDR_CREDITS_ADVT__SHIFT 0x10 4092 #define PCIE_MST_CTRL_1__MST_IDLE_HYSTERESIS__SHIFT 0x18 4093 #define PCIE_MST_CTRL_1__MST_PDAT_CREDITS_ADVT_MASK 0x000000FFL 4094 #define PCIE_MST_CTRL_1__MST_PDAT_CREDITS_OVERRIDE_EN_MASK 0x00000100L 4095 #define PCIE_MST_CTRL_1__MST_PHDR_CREDITS_PENDING_RESET_DIS_MASK 0x00000200L 4096 #define PCIE_MST_CTRL_1__CI_MSTSDP_ORIG_DISC_FIX_DIS_MASK 0x00000400L 4097 #define PCIE_MST_CTRL_1__MST_SDP_CONNECT_EN_MASK 0x00000800L 4098 #define PCIE_MST_CTRL_1__MST_SDP_MODE_MASK 0x00003000L 4099 #define PCIE_MST_CTRL_1__MST_SDP_CREDITS_LIVE_OVERRIDE_DIS_MASK 0x00004000L 4100 #define PCIE_MST_CTRL_1__MST_PHDR_CREDITS_OVERRIDE_EN_MASK 0x00008000L 4101 #define PCIE_MST_CTRL_1__MST_PHDR_CREDITS_ADVT_MASK 0x00FF0000L 4102 #define PCIE_MST_CTRL_1__MST_IDLE_HYSTERESIS_MASK 0xFF000000L 4103 //PCIE_HIP_REG0 4104 #define PCIE_HIP_REG0__CI_HIP_APT0_BASE_HI__SHIFT 0x0 4105 #define PCIE_HIP_REG0__CI_HIP_APT0_ENABLE__SHIFT 0x18 4106 #define PCIE_HIP_REG0__CI_HIP_APT0_PASID_MODE__SHIFT 0x19 4107 #define PCIE_HIP_REG0__CI_HIP_APT0_REQAT_MODE__SHIFT 0x1a 4108 #define PCIE_HIP_REG0__CI_HIP_APT0_REQIO_MODE__SHIFT 0x1d 4109 #define PCIE_HIP_REG0__CI_HIP_APT0_BASE_HI_MASK 0x000FFFFFL 4110 #define PCIE_HIP_REG0__CI_HIP_APT0_ENABLE_MASK 0x01000000L 4111 #define PCIE_HIP_REG0__CI_HIP_APT0_PASID_MODE_MASK 0x02000000L 4112 #define PCIE_HIP_REG0__CI_HIP_APT0_REQAT_MODE_MASK 0x1C000000L 4113 #define PCIE_HIP_REG0__CI_HIP_APT0_REQIO_MODE_MASK 0x60000000L 4114 //PCIE_HIP_REG1 4115 #define PCIE_HIP_REG1__CI_HIP_APT0_BASE_LO__SHIFT 0x0 4116 #define PCIE_HIP_REG1__CI_HIP_APT0_BASE_LO_MASK 0xFFFFFFFFL 4117 //PCIE_HIP_REG2 4118 #define PCIE_HIP_REG2__CI_HIP_APT0_LIMIT_HI__SHIFT 0x0 4119 #define PCIE_HIP_REG2__CI_HIP_APT0_LIMIT_HI_MASK 0x000FFFFFL 4120 //PCIE_HIP_REG3 4121 #define PCIE_HIP_REG3__CI_HIP_APT0_LIMIT_LO__SHIFT 0x0 4122 #define PCIE_HIP_REG3__CI_HIP_APT0_LIMIT_LO_MASK 0xFFFFFFFFL 4123 //PCIE_HIP_REG4 4124 #define PCIE_HIP_REG4__CI_HIP_APT1_BASE_HI__SHIFT 0x0 4125 #define PCIE_HIP_REG4__CI_HIP_APT1_ENABLE__SHIFT 0x18 4126 #define PCIE_HIP_REG4__CI_HIP_APT1_PASID_MODE__SHIFT 0x19 4127 #define PCIE_HIP_REG4__CI_HIP_APT1_REQAT_MODE__SHIFT 0x1a 4128 #define PCIE_HIP_REG4__CI_HIP_APT1_REQIO_MODE__SHIFT 0x1d 4129 #define PCIE_HIP_REG4__CI_HIP_APT1_BASE_HI_MASK 0x000FFFFFL 4130 #define PCIE_HIP_REG4__CI_HIP_APT1_ENABLE_MASK 0x01000000L 4131 #define PCIE_HIP_REG4__CI_HIP_APT1_PASID_MODE_MASK 0x02000000L 4132 #define PCIE_HIP_REG4__CI_HIP_APT1_REQAT_MODE_MASK 0x1C000000L 4133 #define PCIE_HIP_REG4__CI_HIP_APT1_REQIO_MODE_MASK 0x60000000L 4134 //PCIE_HIP_REG5 4135 #define PCIE_HIP_REG5__CI_HIP_APT1_BASE_LO__SHIFT 0x0 4136 #define PCIE_HIP_REG5__CI_HIP_APT1_BASE_LO_MASK 0xFFFFFFFFL 4137 //PCIE_HIP_REG6 4138 #define PCIE_HIP_REG6__CI_HIP_APT1_LIMIT_HI__SHIFT 0x0 4139 #define PCIE_HIP_REG6__CI_HIP_APT1_LIMIT_HI_MASK 0x000FFFFFL 4140 //PCIE_HIP_REG7 4141 #define PCIE_HIP_REG7__CI_HIP_APT1_LIMIT_LO__SHIFT 0x0 4142 #define PCIE_HIP_REG7__CI_HIP_APT1_LIMIT_LO_MASK 0xFFFFFFFFL 4143 //PCIE_HIP_REG8 4144 #define PCIE_HIP_REG8__CI_HIP_MASK__SHIFT 0x0 4145 #define PCIE_HIP_REG8__CI_HIP_MASK_MASK 0x000FFFFFL 4146 //PCIE_PERF_CNTL_TXCLK7 4147 #define PCIE_PERF_CNTL_TXCLK7__EVENT0_SEL__SHIFT 0x0 4148 #define PCIE_PERF_CNTL_TXCLK7__EVENT1_SEL__SHIFT 0x8 4149 #define PCIE_PERF_CNTL_TXCLK7__COUNTER0_FULL__SHIFT 0x10 4150 #define PCIE_PERF_CNTL_TXCLK7__COUNTER1_FULL__SHIFT 0x11 4151 #define PCIE_PERF_CNTL_TXCLK7__EVENT0_SEL_MASK 0x000000FFL 4152 #define PCIE_PERF_CNTL_TXCLK7__EVENT1_SEL_MASK 0x0000FF00L 4153 #define PCIE_PERF_CNTL_TXCLK7__COUNTER0_FULL_MASK 0x00010000L 4154 #define PCIE_PERF_CNTL_TXCLK7__COUNTER1_FULL_MASK 0x00020000L 4155 //PCIE_PERF_COUNT0_TXCLK7 4156 #define PCIE_PERF_COUNT0_TXCLK7__COUNTER0__SHIFT 0x0 4157 #define PCIE_PERF_COUNT0_TXCLK7__COUNTER0_MASK 0xFFFFFFFFL 4158 //PCIE_PERF_COUNT1_TXCLK7 4159 #define PCIE_PERF_COUNT1_TXCLK7__COUNTER1__SHIFT 0x0 4160 #define PCIE_PERF_COUNT1_TXCLK7__COUNTER1_MASK 0xFFFFFFFFL 4161 //PCIE_PERF_CNTL_TXCLK8 4162 #define PCIE_PERF_CNTL_TXCLK8__EVENT0_SEL__SHIFT 0x0 4163 #define PCIE_PERF_CNTL_TXCLK8__EVENT1_SEL__SHIFT 0x8 4164 #define PCIE_PERF_CNTL_TXCLK8__COUNTER0_FULL__SHIFT 0x10 4165 #define PCIE_PERF_CNTL_TXCLK8__COUNTER1_FULL__SHIFT 0x11 4166 #define PCIE_PERF_CNTL_TXCLK8__EVENT0_SEL_MASK 0x000000FFL 4167 #define PCIE_PERF_CNTL_TXCLK8__EVENT1_SEL_MASK 0x0000FF00L 4168 #define PCIE_PERF_CNTL_TXCLK8__COUNTER0_FULL_MASK 0x00010000L 4169 #define PCIE_PERF_CNTL_TXCLK8__COUNTER1_FULL_MASK 0x00020000L 4170 //PCIE_PERF_COUNT0_TXCLK8 4171 #define PCIE_PERF_COUNT0_TXCLK8__COUNTER0__SHIFT 0x0 4172 #define PCIE_PERF_COUNT0_TXCLK8__COUNTER0_MASK 0xFFFFFFFFL 4173 //PCIE_PERF_COUNT1_TXCLK8 4174 #define PCIE_PERF_COUNT1_TXCLK8__COUNTER1__SHIFT 0x0 4175 #define PCIE_PERF_COUNT1_TXCLK8__COUNTER1_MASK 0xFFFFFFFFL 4176 //PCIE_PERF_CNTL_TXCLK9 4177 #define PCIE_PERF_CNTL_TXCLK9__EVENT0_SEL__SHIFT 0x0 4178 #define PCIE_PERF_CNTL_TXCLK9__EVENT1_SEL__SHIFT 0x8 4179 #define PCIE_PERF_CNTL_TXCLK9__COUNTER0_FULL__SHIFT 0x10 4180 #define PCIE_PERF_CNTL_TXCLK9__COUNTER1_FULL__SHIFT 0x11 4181 #define PCIE_PERF_CNTL_TXCLK9__EVENT0_SEL_MASK 0x000000FFL 4182 #define PCIE_PERF_CNTL_TXCLK9__EVENT1_SEL_MASK 0x0000FF00L 4183 #define PCIE_PERF_CNTL_TXCLK9__COUNTER0_FULL_MASK 0x00010000L 4184 #define PCIE_PERF_CNTL_TXCLK9__COUNTER1_FULL_MASK 0x00020000L 4185 //PCIE_PERF_COUNT0_TXCLK9 4186 #define PCIE_PERF_COUNT0_TXCLK9__COUNTER0__SHIFT 0x0 4187 #define PCIE_PERF_COUNT0_TXCLK9__COUNTER0_MASK 0xFFFFFFFFL 4188 //PCIE_PERF_COUNT1_TXCLK9 4189 #define PCIE_PERF_COUNT1_TXCLK9__COUNTER1__SHIFT 0x0 4190 #define PCIE_PERF_COUNT1_TXCLK9__COUNTER1_MASK 0xFFFFFFFFL 4191 //PCIE_PERF_CNTL_TXCLK10 4192 #define PCIE_PERF_CNTL_TXCLK10__EVENT0_SEL__SHIFT 0x0 4193 #define PCIE_PERF_CNTL_TXCLK10__EVENT1_SEL__SHIFT 0x8 4194 #define PCIE_PERF_CNTL_TXCLK10__COUNTER0_FULL__SHIFT 0x10 4195 #define PCIE_PERF_CNTL_TXCLK10__COUNTER1_FULL__SHIFT 0x11 4196 #define PCIE_PERF_CNTL_TXCLK10__EVENT0_SEL_MASK 0x000000FFL 4197 #define PCIE_PERF_CNTL_TXCLK10__EVENT1_SEL_MASK 0x0000FF00L 4198 #define PCIE_PERF_CNTL_TXCLK10__COUNTER0_FULL_MASK 0x00010000L 4199 #define PCIE_PERF_CNTL_TXCLK10__COUNTER1_FULL_MASK 0x00020000L 4200 //PCIE_PERF_COUNT0_TXCLK10 4201 #define PCIE_PERF_COUNT0_TXCLK10__COUNTER0__SHIFT 0x0 4202 #define PCIE_PERF_COUNT0_TXCLK10__COUNTER0_MASK 0xFFFFFFFFL 4203 //PCIE_PERF_COUNT1_TXCLK10 4204 #define PCIE_PERF_COUNT1_TXCLK10__COUNTER1__SHIFT 0x0 4205 #define PCIE_PERF_COUNT1_TXCLK10__COUNTER1_MASK 0xFFFFFFFFL 4206 //PCIE_LANE_ERROR_COUNTERS_0 4207 #define PCIE_LANE_ERROR_COUNTERS_0__LANE0_ERROR_COUNTER__SHIFT 0x0 4208 #define PCIE_LANE_ERROR_COUNTERS_0__LANE1_ERROR_COUNTER__SHIFT 0x8 4209 #define PCIE_LANE_ERROR_COUNTERS_0__LANE2_ERROR_COUNTER__SHIFT 0x10 4210 #define PCIE_LANE_ERROR_COUNTERS_0__LANE3_ERROR_COUNTER__SHIFT 0x18 4211 #define PCIE_LANE_ERROR_COUNTERS_0__LANE0_ERROR_COUNTER_MASK 0x000000FFL 4212 #define PCIE_LANE_ERROR_COUNTERS_0__LANE1_ERROR_COUNTER_MASK 0x0000FF00L 4213 #define PCIE_LANE_ERROR_COUNTERS_0__LANE2_ERROR_COUNTER_MASK 0x00FF0000L 4214 #define PCIE_LANE_ERROR_COUNTERS_0__LANE3_ERROR_COUNTER_MASK 0xFF000000L 4215 //PCIE_LANE_ERROR_COUNTERS_1 4216 #define PCIE_LANE_ERROR_COUNTERS_1__LANE4_ERROR_COUNTER__SHIFT 0x0 4217 #define PCIE_LANE_ERROR_COUNTERS_1__LANE5_ERROR_COUNTER__SHIFT 0x8 4218 #define PCIE_LANE_ERROR_COUNTERS_1__LANE6_ERROR_COUNTER__SHIFT 0x10 4219 #define PCIE_LANE_ERROR_COUNTERS_1__LANE7_ERROR_COUNTER__SHIFT 0x18 4220 #define PCIE_LANE_ERROR_COUNTERS_1__LANE4_ERROR_COUNTER_MASK 0x000000FFL 4221 #define PCIE_LANE_ERROR_COUNTERS_1__LANE5_ERROR_COUNTER_MASK 0x0000FF00L 4222 #define PCIE_LANE_ERROR_COUNTERS_1__LANE6_ERROR_COUNTER_MASK 0x00FF0000L 4223 #define PCIE_LANE_ERROR_COUNTERS_1__LANE7_ERROR_COUNTER_MASK 0xFF000000L 4224 //PCIE_LANE_ERROR_COUNTERS_2 4225 #define PCIE_LANE_ERROR_COUNTERS_2__LANE8_ERROR_COUNTER__SHIFT 0x0 4226 #define PCIE_LANE_ERROR_COUNTERS_2__LANE9_ERROR_COUNTER__SHIFT 0x8 4227 #define PCIE_LANE_ERROR_COUNTERS_2__LANE10_ERROR_COUNTER__SHIFT 0x10 4228 #define PCIE_LANE_ERROR_COUNTERS_2__LANE11_ERROR_COUNTER__SHIFT 0x18 4229 #define PCIE_LANE_ERROR_COUNTERS_2__LANE8_ERROR_COUNTER_MASK 0x000000FFL 4230 #define PCIE_LANE_ERROR_COUNTERS_2__LANE9_ERROR_COUNTER_MASK 0x0000FF00L 4231 #define PCIE_LANE_ERROR_COUNTERS_2__LANE10_ERROR_COUNTER_MASK 0x00FF0000L 4232 #define PCIE_LANE_ERROR_COUNTERS_2__LANE11_ERROR_COUNTER_MASK 0xFF000000L 4233 //PCIE_LANE_ERROR_COUNTERS_3 4234 #define PCIE_LANE_ERROR_COUNTERS_3__LANE12_ERROR_COUNTER__SHIFT 0x0 4235 #define PCIE_LANE_ERROR_COUNTERS_3__LANE13_ERROR_COUNTER__SHIFT 0x8 4236 #define PCIE_LANE_ERROR_COUNTERS_3__LANE14_ERROR_COUNTER__SHIFT 0x10 4237 #define PCIE_LANE_ERROR_COUNTERS_3__LANE15_ERROR_COUNTER__SHIFT 0x18 4238 #define PCIE_LANE_ERROR_COUNTERS_3__LANE12_ERROR_COUNTER_MASK 0x000000FFL 4239 #define PCIE_LANE_ERROR_COUNTERS_3__LANE13_ERROR_COUNTER_MASK 0x0000FF00L 4240 #define PCIE_LANE_ERROR_COUNTERS_3__LANE14_ERROR_COUNTER_MASK 0x00FF0000L 4241 #define PCIE_LANE_ERROR_COUNTERS_3__LANE15_ERROR_COUNTER_MASK 0xFF000000L 4242 //SMU_PCIE_FENCED1_REG 4243 #define SMU_PCIE_FENCED1_REG__MP0_PCIE_CROSSFIRE_LOCKDOWN_EN__SHIFT 0x0 4244 #define SMU_PCIE_FENCED1_REG__MP0_PCIE_CROSSFIRE_LOCKDOWN_EN_MASK 0x00000001L 4245 //SMU_PCIE_FENCED2_REG 4246 #define SMU_PCIE_FENCED2_REG__MP0_PCIE_OVERCLOCKING_EN__SHIFT 0x0 4247 #define SMU_PCIE_FENCED2_REG__MP0_PCIE_OVERCLOCKING_EN_MASK 0x00000001L 4248 4249 4250 #endif 4251