Lines Matching full:24
13 #define CSR_2L_PXP_CMN_TRIM_MASK GENMASK(28, 24)
18 #define CSR_2L_PXP_JCPLL_CHP_IOFST GENMASK(29, 24)
24 #define CSR_2L_PXP_JCPLL_LPF_BWR GENMASK(28, 24)
29 #define CSR_2L_PXP_JCPLL_KBAND_DIV GENMASK(26, 24)
35 #define CSR_2L_PXP_JCPLL_POSTDIV_EN BIT(24)
40 #define CSR_2L_PXP_JCPLL_POSTDIV_D5 BIT(24)
43 #define CSR_2L_PXP_JCPLL_REFIN_DIV GENMASK(25, 24)
49 #define CSR_2L_PXP_JCPLL_SDM_DI_LS GENMASK(25, 24)
58 #define CSR_2L_PXP_JCPLL_TCL_AMP_VREF GENMASK(28, 24)
62 #define CSR_2L_PXP_JCPLL_TCL_LPF_BW GENMASK(26, 24)
67 #define CSR_2L_PXP_JCPLL_VCO_SCAPWR GENMASK(26, 24)
85 #define CSR_2L_PXP_JCPLL_SPARE_LOW GENMASK(31, 24)
89 #define CSR_2L_PXP_JCPLL_VCO_KBAND_MEAS_EN BIT(24)
93 #define CSR_2L_PXP_TXPLL_CHP_IBIAS GENMASK(29, 24)
99 #define CSR_2L_PXP_TXPLL_LPF_BP GENMASK(28, 24)
104 #define CSR_2L_PXP_TXPLL_KBAND_CODE GENMASK(31, 24)
110 #define CSR_2L_PXP_txpll_KBAND_KS GENMASK(25, 24)
115 #define CSR_2L_PXP_TXPLL_PHY_CK1_EN BIT(24)
118 #define CSR_2L_PXP_TXPLL_REFIN_INTERNAL BIT(24)
128 #define CSR_2L_PXP_TXPLL_SDM_ORD GENMASK(25, 24)
132 #define CSR_2L_PXP_TXPLL_TCL_AMP_GAIN GENMASK(26, 24)
136 #define CSR_2L_PXP_TXPLL_TCL_LPF_EN BIT(24)
141 #define CSR_2L_PXP_TXPLL_VCO_HALFLSB_EN BIT(24)
161 #define CSR_2L_PXP_TXPLL_SPARE_L GENMASK(31, 24)
165 #define CSR_2L_PXP_TXPLL_VCO_KBAND_MEAS_EN BIT(24)
170 #define CSR_2L_PXP_CLKTX0_SR GENMASK(25, 24)
175 #define CSR_2L_PXP_CLKTX1_AMP GENMASK(26, 24)
180 #define CSR_2L_PXP_CLKTX1_HZ BIT(24)
190 #define CSR_2L_PXP_TX0_DMEDGEGEN_EN BIT(24)
194 #define CSR_2L_PXP_TX1_DMEDGEGEN_EN BIT(24)
207 #define CSR_2L_PXP_RX0_TDC_CK_SEL BIT(24)
216 #define CSR_2L_PXP_CDR0_INJ_FORCE_OFF BIT(24)
220 #define CSR_2L_PXP_CDR0_PR_KBAND_DIV GENMASK(26, 24)
242 #define CSR_2L_PXP_RX0_SIGDET_PEAK GENMASK(25, 24)
246 #define CSR_2L_PXP_RX0_FE_VB_EQ1_EN BIT(24)
254 #define CSR_2L_PXP_RX0_PR_OSCAL_VGA1IOS GENMASK(29, 24)
265 #define CSR_2L_PXP_RX1_TDC_CK_SEL BIT(24)
272 #define CSR_2L_PXP_CDR1_PR_KBAND_DIV GENMASK(26, 24)
282 #define CSR_2L_PXP_CDR1_INJ_FORCE_OFF BIT(24)
299 #define CSR_2L_PXP_RX1_SIGDET_LPF_CTRL GENMASK(25, 24)
309 #define CSR_2L_PXP_RX1_FE_VCM_GEN_PWDB BIT(24)
348 #define PCIE_SIGDET_WIN_NONVLD_TIMES GENMASK(28, 24)
393 #define PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW BIT(24)
412 #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN BIT(24)
416 #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB BIT(24)
422 #define PCIE_FORCE_SEL_DA_PXP_JCPLL_EN BIT(24)
426 #define PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB BIT(24)
432 #define PCIE_FORCE_SEL_DA_PXP_TXPLL_EN BIT(24)
482 #define PCIE_XTP_TXPD_TX_DATA_EN_DLY GENMASK(27, 24)