Lines Matching +full:16 +full:bit
12 #define CSR_2L_PXP_CMN_LANE_EN BIT(0)
16 #define REG_CSR_2L_JCPLL_LPF_SHCK_EN BIT(8)
17 #define CSR_2L_PXP_JCPLL_CHP_IBIAS GENMASK(21, 16)
23 #define CSR_2L_PXP_JCPLL_LPF_BP GENMASK(20, 16)
28 #define CSR_2L_PXP_JCPLL_KBAND_CODE GENMASK(23, 16)
34 #define CSR_2L_PXP_JCPLL_KBAND_KS GENMASK(17, 16)
35 #define CSR_2L_PXP_JCPLL_POSTDIV_EN BIT(24)
39 #define CSR_2L_PXP_JCPLL_POSTDIV_D2 BIT(16)
40 #define CSR_2L_PXP_JCPLL_POSTDIV_D5 BIT(24)
47 #define CSR_2L_PXP_JCPLL_RST BIT(8)
48 #define CSR_2L_PXP_JCPLL_SDM_DI_EN BIT(16)
52 #define CSR_2L_PXP_JCPLL_SDM_IFM BIT(0)
55 #define CSR_2L_PXP_JCPLL_SDM_HREN BIT(0)
56 #define CSR_2L_PXP_JCPLL_TCL_AMP_EN BIT(8)
57 #define CSR_2L_PXP_JCPLL_TCL_AMP_GAIN GENMASK(18, 16)
61 #define CSR_2L_PXP_JCPLL_TCL_LPF_EN BIT(16)
66 #define CSR_2L_PXP_JCPLL_VCO_HALFLSB_EN BIT(16)
73 #define CSR_2L_PXP_JCPLL_SSC_EN BIT(0)
74 #define CSR_2L_PXP_JCPLL_SSC_PHASE_INI BIT(8)
75 #define CSR_2L_PXP_JCPLL_SSC_TRI_EN BIT(16)
79 #define CSR_2L_PXP_JCPLL_SSC_DELTA GENMASK(31, 16)
89 #define CSR_2L_PXP_JCPLL_VCO_KBAND_MEAS_EN BIT(24)
92 #define CSR_2L_PXP_TXPLL_LPF_SHCK_EN BIT(16)
98 #define CSR_2L_PXP_TXPLL_LPF_BC GENMASK(20, 16)
109 #define CSR_2L_PXP_TXPLL_KBAND_KF GENMASK(17, 16)
113 #define CSR_2L_PXP_TXPLL_POSTDIV_EN BIT(0)
115 #define CSR_2L_PXP_TXPLL_PHY_CK1_EN BIT(24)
118 #define CSR_2L_PXP_TXPLL_REFIN_INTERNAL BIT(24)
123 #define CSR_2L_PXP_TXPLL_PLL_RSTB BIT(16)
127 #define CSR_2L_PXP_TXPLL_SDM_IFM BIT(8)
131 #define CSR_2L_PXP_TXPLL_TCL_AMP_EN BIT(16)
136 #define CSR_2L_PXP_TXPLL_TCL_LPF_EN BIT(24)
140 #define CSR_2L_PXP_TXPLL_VCO_CFIX GENMASK(17, 16)
141 #define CSR_2L_PXP_TXPLL_VCO_HALFLSB_EN BIT(24)
147 #define CSR_2L_PXP_TXPLL_SSC_EN BIT(0)
148 #define CSR_2L_PXP_TXPLL_SSC_PHASE_INI BIT(8)
152 #define CSR_2L_PXP_TXPLL_SSC_DELTA GENMASK(31, 16)
158 #define CSR_2L_PXP_TXPLL_VTP_EN BIT(0)
165 #define CSR_2L_PXP_TXPLL_VCO_KBAND_MEAS_EN BIT(24)
169 #define CSR_2L_PXP_CLKTX0_OFFSET GENMASK(17, 16)
173 #define CSR_2L_PXP_CLKTX0_HZ BIT(8)
174 #define CSR_2L_PXP_CLKTX0_IMP_SEL GENMASK(20, 16)
180 #define CSR_2L_PXP_CLKTX1_HZ BIT(24)
189 #define CSR_2L_PXP_TX0_CKLDO_EN BIT(0)
190 #define CSR_2L_PXP_TX0_DMEDGEGEN_EN BIT(24)
193 #define CSR_2L_PXP_TX1_CKLDO_EN BIT(0)
194 #define CSR_2L_PXP_TX1_DMEDGEGEN_EN BIT(24)
197 #define CSR_2L_PXP_TX1_MULTLANE_EN BIT(0)
206 #define CSR_2L_PXP_RX0_PHYCK_RSTB BIT(16)
207 #define CSR_2L_PXP_RX0_TDC_CK_SEL BIT(24)
210 #define CSR_2L_PXP_CDR0_PD_EDGE_DISABLE BIT(8)
216 #define CSR_2L_PXP_CDR0_INJ_FORCE_OFF BIT(24)
219 #define CSR_2L_PXP_CDR0_PR_BETA_SEL GENMASK(19, 16)
230 #define CSR_2L_PXP_CDR0_PR_MONCK_ENABLE BIT(0)
231 #define CSR_2L_PXP_CDR0_PR_RESERVE0 GENMASK(19, 16)
234 #define CSR_2L_PXP_CDR0_PR_LDO_FORCE_ON BIT(8)
235 #define CSR_2L_PXP_CDR0_PR_CKREF_DIV1 GENMASK(17, 16)
238 #define CSR_2L_PXP_CDR0_PR_XFICK_EN BIT(8)
246 #define CSR_2L_PXP_RX0_FE_VB_EQ1_EN BIT(24)
249 #define CSR_2L_PXP_RX0_FE_VB_EQ2_EN BIT(0)
250 #define CSR_2L_PXP_RX0_FE_VB_EQ3_EN BIT(8)
251 #define CSR_2L_PXP_RX0_FE_VCM_GEN_PWDB BIT(16)
264 #define CSR_2L_PXP_RX1_PHYCK_RSTB BIT(16)
265 #define CSR_2L_PXP_RX1_TDC_CK_SEL BIT(24)
268 #define CSR_2L_PXP_CDR1_PD_EDGE_DISABLE BIT(8)
271 #define CSR_2L_PXP_CDR1_PR_BETA_SEL GENMASK(19, 16)
275 #define CSR_2L_PXP_CDR1_PR_MONCK_ENABLE BIT(0)
276 #define CSR_2L_PXP_CDR1_PR_RESERVE0 GENMASK(19, 16)
282 #define CSR_2L_PXP_CDR1_INJ_FORCE_OFF BIT(24)
292 #define CSR_2L_PXP_CDR1_PR_LDO_FORCE_ON BIT(8)
293 #define CSR_2L_PXP_CDR1_PR_CKREF_DIV1 GENMASK(17, 16)
296 #define CSR_2L_PXP_CDR1_PR_XFICK_EN BIT(8)
303 #define CSR_2L_PXP_RX1_SIGDET_VTH_SEL GENMASK(20, 16)
306 #define CSR_2L_PXP_RX1_FE_VB_EQ1_EN BIT(0)
307 #define CSR_2L_PXP_RX1_FE_VB_EQ2_EN BIT(8)
308 #define CSR_2L_PXP_RX1_FE_VB_EQ3_EN BIT(16)
309 #define CSR_2L_PXP_RX1_FE_VCM_GEN_PWDB BIT(24)
314 #define CSR_2L_PXP_RX1_PR_OSCAL_VGA2IOS GENMASK(21, 16)
318 #define PCIE_LCPLL_MAN_PWDB BIT(0)
321 #define PCIE_DISB_RX_SDCAL_EN BIT(0)
324 #define PCIE_FORCE_RX_SDCAL_EN BIT(0)
328 #define PCIE_PLL_FT_UNLOCK_CYCLECNT GENMASK(31, 16)
332 #define PCIE_LOCK_TARGET_END GENMASK(31, 16)
336 #define PCIE_UNLOCK_TARGET_END GENMASK(31, 16)
351 #define PCIE_TX_TOP_RST BIT(0)
352 #define PCIE_TX_CAL_RST BIT(8)
358 #define PCIE_DA_XPON_CDR_PR_PWDB BIT(8)
361 #define PCIE_SW_RX_FIFO_RST BIT(0)
362 #define PCIE_SW_RX_RST BIT(1)
363 #define PCIE_SW_TX_RST BIT(2)
364 #define PCIE_SW_PMA_RST BIT(3)
365 #define PCIE_SW_ALLPCS_RST BIT(4)
366 #define PCIE_SW_REF_RST BIT(5)
367 #define PCIE_SW_TX_FIFO_RST BIT(6)
368 #define PCIE_SW_XFI_TXPCS_RST BIT(7)
369 #define PCIE_SW_XFI_RXPCS_RST BIT(8)
370 #define PCIE_SW_XFI_RXPCS_BIST_RST BIT(9)
371 #define PCIE_SW_HSG_TXPCS_RST BIT(10)
372 #define PCIE_SW_HSG_RXPCS_RST BIT(11)
387 #define PCIE_RO_FBCK_LOCK BIT(0)
388 #define PCIE_RO_FL_OUT GENMASK(31, 16)
392 #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC BIT(16)
393 #define PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW BIT(24)
399 #define PCIE_FORCE_SEL_DA_PXP_JCPLL_SDM_PCW BIT(16)
405 #define PCIE_FORCE_DA_PXP_CDR_PD_PWDB BIT(0)
406 #define PCIE_FORCE_SEL_DA_PXP_CDR_PD_PWDB BIT(8)
409 #define PCIE_FORCE_DA_PXP_CDR_PR_LPF_C_EN BIT(0)
410 #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN BIT(8)
411 #define PCIE_FORCE_DA_PXP_CDR_PR_LPF_R_EN BIT(16)
412 #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN BIT(24)
415 #define PCIE_FORCE_DA_PXP_CDR_PR_PWDB BIT(16)
416 #define PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB BIT(24)
419 #define PCIE_FORCE_DA_PXP_JCPLL_CKOUT_EN BIT(0)
420 #define PCIE_FORCE_SEL_DA_PXP_JCPLL_CKOUT_EN BIT(8)
421 #define PCIE_FORCE_DA_PXP_JCPLL_EN BIT(16)
422 #define PCIE_FORCE_SEL_DA_PXP_JCPLL_EN BIT(24)
425 #define PCIE_FORCE_DA_PXP_RX_SIGDET_PWDB BIT(16)
426 #define PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB BIT(24)
429 #define PCIE_FORCE_DA_PXP_TXPLL_CKOUT_EN BIT(0)
430 #define PCIE_FORCE_SEL_DA_PXP_TXPLL_CKOUT_EN BIT(8)
431 #define PCIE_FORCE_DA_PXP_TXPLL_EN BIT(16)
432 #define PCIE_FORCE_SEL_DA_PXP_TXPLL_EN BIT(24)
435 #define PCIE_FORCE_DA_PXP_JCPLL_KBAND_LOAD_EN BIT(0)
436 #define PCIE_FORCE_SEL_DA_PXP_JCPLL_KBAND_LOAD_EN BIT(8)
440 #define PCIE_FLL_IDAC_PCIEG2 GENMASK(26, 16)
444 #define PCIE_FLL_LOAD_EN BIT(16)
448 #define PCIE_FORCE_SEL_DA_PXP_RX_FE_GAIN_CTRL BIT(8)
451 #define PCIE_FORCE_DA_PXP_RX_FE_PWDB BIT(0)
452 #define PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB BIT(8)
456 #define PCIE_FORCE_SEL_PMA_RX_SPEED BIT(7)
463 #define PCIE_PXP_RX_VTH_SEL_PCIE_G3 GENMASK(20, 16)
466 #define PCIE_PCP_RX_REV0_PCIE_GEN1 GENMASK(31, 16)
470 #define PCIE_PCP_RX_REV0_PCIE_GEN3 GENMASK(31, 16)
481 #define PCIE_XTP_RXDET_FINISH_STB_T_SEL GENMASK(23, 16)
483 #define PCIE_XTP_TXPD_RXDET_DONE_CDT BIT(28)
489 #define PCIE_XTP_LN_RX_PDOWN_T2RLB_DIG_EN BIT(8)
490 #define PCIE_XTP_LN_RX_PDOWN_E0_AEQEN_WAIT GENMASK(31, 16)