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30 #define PCIE_CLIENT_BASE 0x0
31 #define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
32 #define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
33 #define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
34 #define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
35 #define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
36 #define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
37 #define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
38 #define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
39 #define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
40 #define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
41 #define PCIE_CLIENT_LEGACY_INT_CTRL (PCIE_CLIENT_BASE + 0x0c)
42 #define PCIE_CLIENT_INT_IN_ASSERT HIWORD_UPDATE_BIT(0x0002)
43 #define PCIE_CLIENT_INT_IN_DEASSERT HIWORD_UPDATE(0x0002, 0)
44 #define PCIE_CLIENT_INT_PEND_ST_PEND HIWORD_UPDATE_BIT(0x0001)
45 #define PCIE_CLIENT_INT_PEND_ST_NORMAL HIWORD_UPDATE(0x0001, 0)
46 #define PCIE_CLIENT_SIDE_BAND_STATUS (PCIE_CLIENT_BASE + 0x20)
48 #define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
49 #define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
50 #define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
51 #define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
52 #define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
53 #define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
54 #define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
55 #define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
56 #define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
74 #define PCIE_CLIENT_INT_PWR_STCG BIT(0)
87 #define PCIE_CORE_CTRL_MGMT_BASE 0x900000
88 #define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
89 #define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
90 #define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
91 #define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
93 #define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
96 #define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
97 #define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
98 #define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
102 #define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
103 #define PCIE_CORE_LANE_MAP_MASK 0x0000000f
105 #define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
106 #define PCIE_CORE_INT_PRFPE BIT(0)
120 #define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
121 #define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
122 #define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
123 #define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
124 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
125 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
126 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
127 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
128 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
129 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
140 #define PCIE_RC_RP_ATS_BASE 0x400000
141 #define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
142 #define PCIE_EP_PF_CONFIG_REGS_BASE 0x800000
143 #define PCIE_RC_CONFIG_BASE 0xa00000
144 #define PCIE_EP_CONFIG_BASE 0xa00000
145 #define PCIE_EP_CONFIG_DID_VID (PCIE_EP_CONFIG_BASE + 0x00)
146 #define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
147 #define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
149 #define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
151 #define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
153 #define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
154 #define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
156 #define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
157 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
158 #define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
164 #define PCIE_CORE_AXI_CONF_BASE 0xc00000
165 #define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
166 #define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
168 #define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
169 #define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
170 #define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
172 #define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
173 #define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
174 #define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
176 #define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
178 /* Size of one AXI Region (not Region 0) */
180 /* Size of Region 0, equal to sum of sizes of other regions */
181 #define AXI_REGION_0_SIZE (32 * (0x1 << 20))
184 #define AXI_WRAPPER_IO_WRITE 0x6
185 #define AXI_WRAPPER_MEM_WRITE 0x2
186 #define AXI_WRAPPER_TYPE0_CFG 0xa
187 #define AXI_WRAPPER_TYPE1_CFG 0xb
188 #define AXI_WRAPPER_NOR_MSG 0xc
190 #define PCIE_RC_SEND_PME_OFF 0x11960
191 #define ROCKCHIP_VENDOR_ID 0x1d87
199 #define RC_REGION_0_ADDR_TRANS_H 0x00000000
200 #define RC_REGION_0_ADDR_TRANS_L 0x00000000
202 #define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
205 #define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
206 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
207 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
208 #define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
209 #define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
210 #define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
211 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
212 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
213 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
214 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
215 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
216 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
217 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
218 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
227 #define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
229 #define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
239 #define ROCKCHIP_PCIE_EP_MSIX_CAP_REG 0xb0
242 #define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
243 #define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
247 (PCIE_EP_PF_CONFIG_REGS_BASE + 0x10000 + (((fn) << 12) & GENMASK(19, 12)))
249 (PCIE_CORE_AXI_CONF_BASE + 0x0828 + (fn) * 0x0040 + (bar) * 0x0008)
251 (PCIE_CORE_AXI_CONF_BASE + 0x082c + (fn) * 0x0040 + (bar) * 0x0008)
259 #define PCIE_RC_EP_ATR_OB_REGIONS_1_32 (PCIE_CORE_AXI_CONF_BASE + 0x0020)
261 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0000 + ((r) & 0x1f) * 0x0020)
263 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0004 + ((r) & 0x1f) * 0x0020)
269 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0008 + ((r) & 0x1f) * 0x0020)
271 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x000c + ((r) & 0x1f) * 0x0020)
273 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0010 + ((r) & 0x1f) * 0x0020)
276 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
278 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
280 (GENMASK(4, 0) << ((b) * 8))