Lines Matching +full:0 +full:x70c

36 #define PCIE_FTS_NUM			0x70c
38 #define PCIE_FTS_NUM_L0(x)		(((x) & 0xff) << 8)
41 #define RALINK_PCI_PCICFG_ADDR		0x0000
42 #define RALINK_PCI_PCIMSK_ADDR		0x000c
43 #define RALINK_PCI_CONFIG_ADDR		0x0020
44 #define RALINK_PCI_CONFIG_DATA		0x0024
45 #define RALINK_PCI_MEMBASE		0x0028
46 #define RALINK_PCI_IOBASE		0x002c
49 #define RALINK_PCI_ID			0x0030
50 #define RALINK_PCI_CLASS		0x0034
51 #define RALINK_PCI_SUBID		0x0038
52 #define RALINK_PCI_STATUS		0x0050
55 #define PCIE_REVISION_ID		BIT(0)
56 #define PCIE_CLASS_CODE			(0x60400 << 8)
58 #define PCIE_BAR_ENABLE			BIT(0)
60 #define PCIE_PORT_LINKUP		BIT(0)
146 	u32 address = PCI_CONF1_EXT_ADDRESS(0, dev, 0, reg);  in read_config()
155 	u32 address = PCI_CONF1_EXT_ADDRESS(0, dev, 0, reg);  in write_config()
170 		gpiod_set_value(port->gpio_rst, 0);  in mt7621_rst_gpio_pcie_deassert()
175 	return (pcie_port_read(port, RALINK_PCI_STATUS) & PCIE_PORT_LINKUP) != 0;  in mt7621_pcie_port_is_linkup()
250 	return 0;  in mt7621_pcie_parse_port()
264 	pcie->base = devm_platform_ioremap_resource(pdev, 0);  in mt7621_pcie_parse_dt()
272 		if (err < 0) {  in mt7621_pcie_parse_dt()
287 	return 0;  in mt7621_pcie_parse_dt()
312 	return 0;  in mt7621_pcie_init_port()
352 	u8 num_disabled = 0;  in mt7621_pcie_init_ports()
387 			if (slot == 0) {  in mt7621_pcie_init_ports()
397 	return (num_disabled != PCIE_PORT_CNT) ? 0 : -ENODEV;  in mt7621_pcie_init_ports()
422 	val |= PCIE_FTS_NUM_L0(0x50);  in mt7621_pcie_enable_port()
441 	pcie_write(pcie, 0xffffffff, RALINK_PCI_MEMBASE);  in mt7621_pcie_enable_ports()
458 	return 0;  in mt7621_pcie_enable_ports()
509 		return 0;  in mt7621_pcie_probe()