27 /* PCIe Mode Setting Register 0 */
28 #define PCIEMSR0		0x0000
30 #define DEVICE_TYPE_EP		0
32 #define BIFUR_MOD_SET_ON	BIT(0)
34 /* PCIe Interrupt Status 0 */
35 #define PCIEINTSTS0		0x0084
37 /* PCIe Interrupt Status 0 Enable */
38 #define PCIEINTSTS0EN		0x0310
44 #define PCIEDMAINTSTSEN		0x0314
45 #define PCIEDMAINTSTSEN_INIT	GENMASK(15, 0)
48 #define PRTLGC89		0x0b70
51 #define PRTLGC90		0x0b74
54 #define PCIERSTCTRL1		0x0014
56 #define APP_LTSSM_ENABLE	BIT(0)
59 #define PCIEPWRMNGCTRL		0x0070
66 #define RCAR_GEN4_PCIE_EP_FUNC_DBI_OFFSET	0x1000
67 #define RCAR_GEN4_PCIE_EP_FUNC_DBI2_OFFSET	0x800
70 #define RCAR_GEN4_PCIE_FIRMWARE_BASE_ADDR	0xc000
102  * Manually initiate the speed change. Return 0 if change succeeded; otherwise
118 	for (i = 0; i < RCAR_NUM_SPEED_CHANGE_RETRIES; i++) {  in rcar_gen4_pcie_speed_change()
121 			return 0;  in rcar_gen4_pcie_speed_change()
130  * Always return 0.
156 	for (i = 0; i < changes; i++) {  in rcar_gen4_pcie_start_link()
162 	return 0;  in rcar_gen4_pcie_start_link()
210 	return 0;  in rcar_gen4_pcie_common_init()
233 	if (err < 0) {  in rcar_gen4_pcie_prepare()
306 	dw_pcie_writel_dbi2(dw, PCI_BASE_ADDRESS_0, 0x0);  in rcar_gen4_pcie_host_init()
307 	dw_pcie_writel_dbi2(dw, PCI_BASE_ADDRESS_1, 0x0);  in rcar_gen4_pcie_host_init()
316 	gpiod_set_value_cansleep(dw->pe_rst, 0);  in rcar_gen4_pcie_host_init()
318 	return 0;  in rcar_gen4_pcie_host_init()
372 	for (bar = 0; bar < PCI_STD_NUM_BARS; bar++)  in rcar_gen4_pcie_ep_init()
378 	writel(0, rcar->base + PCIEDMAINTSTSEN);  in rcar_gen4_pcie_ep_deinit()
397 	return 0;  in rcar_gen4_pcie_ep_raise_irq()
510 	return 0;  in rcar_gen4_pcie_probe()
559 	return 0;  in r8a779f0_pcie_ltssm_control()
593  * then return 0 to indicate success.
603 	return 0;  in rcar_gen4_pcie_reg_test_bit()
610 		0x00101018,  in rcar_gen4_pcie_download_phy_firmware()
611 		0x00101118,  in rcar_gen4_pcie_download_phy_firmware()
612 		0x00101021,  in rcar_gen4_pcie_download_phy_firmware()
613 		0x00101121,  in rcar_gen4_pcie_download_phy_firmware()
628 	for (i = 0; i < (fw->size / 2); i++) {  in rcar_gen4_pcie_download_phy_firmware()
644 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x0f8, BIT(17), BIT(17));  in rcar_gen4_pcie_download_phy_firmware()
646 	for (i = 0; i < ARRAY_SIZE(check_addr); i++) {  in rcar_gen4_pcie_download_phy_firmware()
651 			ret |= rcar_gen4_pcie_reg_test_bit(rcar, PRTLGC90, BIT(0));  in rcar_gen4_pcie_download_phy_firmware()
679 		return 0;  in rcar_gen4_pcie_ltssm_control()
695 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x700, BIT(28), 0);  in rcar_gen4_pcie_ltssm_control()
696 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x700, BIT(20), 0);  in rcar_gen4_pcie_ltssm_control()
697 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x700, BIT(12), 0);  in rcar_gen4_pcie_ltssm_control()
698 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x700, BIT(4), 0);  in rcar_gen4_pcie_ltssm_control()
700 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x148, GENMASK(23, 22), BIT(22));  in rcar_gen4_pcie_ltssm_control()
701 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x148, GENMASK(18, 16), GENMASK(17, 16));  in rcar_gen4_pcie_ltssm_control()
702 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x148, GENMASK(7, 6), BIT(6));  in rcar_gen4_pcie_ltssm_control()
703 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x148, GENMASK(2, 0), GENMASK(11, 0));  in rcar_gen4_pcie_ltssm_control()
704 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x1d4, GENMASK(16, 15), GENMASK(16, 15));  in rcar_gen4_pcie_ltssm_control()
705 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x514, BIT(26), BIT(26));  in rcar_gen4_pcie_ltssm_control()
706 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x0f8, BIT(16), 0);  in rcar_gen4_pcie_ltssm_control()
707 	rcar_gen4_pcie_phy_reg_update_bits(rcar, 0x0f8, BIT(19), BIT(19));  in rcar_gen4_pcie_ltssm_control()
713 	ret = readl_poll_timeout(rcar->phy_base + 0x0f8, val, !(val & BIT(18)), 100, 10000);  in rcar_gen4_pcie_ltssm_control()
714 	if (ret < 0)  in rcar_gen4_pcie_ltssm_control()
725 	return 0;  in rcar_gen4_pcie_ltssm_control()