Lines Matching +full:0 +full:x10001000
25 #define MHCCIF_RC_DEV_BASE 0x10024000
27 #define REG_RC2EP_SW_BSY 0x04
28 #define REG_RC2EP_SW_INT_START 0x08
30 #define REG_RC2EP_SW_TCHNUM 0x0c
42 #define REG_EP2RC_SW_INT_STS 0x10
43 #define REG_EP2RC_SW_INT_ACK 0x14
44 #define REG_EP2RC_SW_INT_EAP_MASK 0x20
45 #define REG_EP2RC_SW_INT_EAP_MASK_SET 0x30
46 #define REG_EP2RC_SW_INT_EAP_MASK_CLR 0x40
48 #define D2H_INT_DS_LOCK_ACK BIT(0)
63 #define INFRACFG_AO_DEV_CHIP 0x10001000
66 #define T7XX_PCIE_REG_TRSL_ADDR_CHIP 0x10000000
67 #define T7XX_PCIE_REG_SIZE_CHIP 0x00400000
70 #define TOPRGU_CH_PCIE_IRQ_STA 0x1000790c
72 #define ATR_PORT_OFFSET 0x100
73 #define ATR_TABLE_OFFSET 0x20
75 #define ATR_TRANSPARENT_SIZE 0x3f
79 #define ISTAT_HST_CTRL 0x01ac
80 #define ISTAT_HST_CTRL_DIS BIT(0)
82 #define T7XX_PCIE_MISC_CTRL 0x0348
85 #define T7XX_PCIE_CFG_MSIX 0x03ec
86 #define ATR_PCIE_WIN0_T0_ATR_PARAM_SRC_ADDR 0x0600
87 #define ATR_PCIE_WIN0_T0_TRSL_ADDR 0x0608
88 #define ATR_PCIE_WIN0_T0_TRSL_PARAM 0x0610
91 #define ATR_SRC_ADDR_INVALID 0x007f
93 #define T7XX_PCIE_PM_RESUME_STATE 0x0d0c
105 HOST_EVENT_INIT = 0,
106 FASTBOOT_DL_NOTIFY = 0x3,
109 #define T7XX_PCIE_MISC_DEV_STATUS 0x0d1c
110 #define MISC_STAGE_MASK GENMASK(2, 0)
118 LK_EVENT_NORMAL = 0,
125 T7XX_DEV_STAGE_INIT = 0,
132 #define T7XX_PCIE_RESOURCE_STATUS 0x0d28
133 #define T7XX_PCIE_RESOURCE_STS_MSK GENMASK(4, 0)
135 #define DISABLE_ASPM_LOWPWR 0x0e50
136 #define ENABLE_ASPM_LOWPWR 0x0e54
141 #define MSIX_ISTAT_HST_GRP0_0 0x0f00
142 #define IMASK_HOST_MSIX_SET_GRP0_0 0x3000
143 #define IMASK_HOST_MSIX_CLR_GRP0_0 0x3080
161 #define DPMAIF_PD_BASE 0x1022d000
163 #define BASE_DPMAIF_DL (DPMAIF_PD_BASE + 0x100)
164 #define BASE_DPMAIF_AP_MISC (DPMAIF_PD_BASE + 0x400)
165 #define BASE_DPMAIF_MMW_HPC (DPMAIF_PD_BASE + 0x600)
166 #define BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX (DPMAIF_PD_BASE + 0x900)
167 #define BASE_DPMAIF_PD_SRAM_DL (DPMAIF_PD_BASE + 0xc00)
168 #define BASE_DPMAIF_PD_SRAM_UL (DPMAIF_PD_BASE + 0xd00)
170 #define DPMAIF_AO_BASE 0x10014000
172 #define BASE_DPMAIF_AO_DL (DPMAIF_AO_BASE + 0x400)
174 #define DPMAIF_UL_ADD_DESC (BASE_DPMAIF_UL + 0x00)
175 #define DPMAIF_UL_CHK_BUSY (BASE_DPMAIF_UL + 0x88)
176 #define DPMAIF_UL_RESERVE_AO_RW (BASE_DPMAIF_UL + 0xac)
177 #define DPMAIF_UL_ADD_DESC_CH0 (BASE_DPMAIF_UL + 0xb0)
179 #define DPMAIF_DL_BAT_INIT (BASE_DPMAIF_DL + 0x00)
180 #define DPMAIF_DL_BAT_ADD (BASE_DPMAIF_DL + 0x04)
181 #define DPMAIF_DL_BAT_INIT_CON0 (BASE_DPMAIF_DL + 0x08)
182 #define DPMAIF_DL_BAT_INIT_CON1 (BASE_DPMAIF_DL + 0x0c)
183 #define DPMAIF_DL_BAT_INIT_CON2 (BASE_DPMAIF_DL + 0x10)
184 #define DPMAIF_DL_BAT_INIT_CON3 (BASE_DPMAIF_DL + 0x50)
185 #define DPMAIF_DL_CHK_BUSY (BASE_DPMAIF_DL + 0xb4)
187 #define DPMAIF_AP_L2TISAR0 (BASE_DPMAIF_AP_MISC + 0x00)
188 #define DPMAIF_AP_APDL_L2TISAR0 (BASE_DPMAIF_AP_MISC + 0x50)
189 #define DPMAIF_AP_IP_BUSY (BASE_DPMAIF_AP_MISC + 0x60)
190 #define DPMAIF_AP_CG_EN (BASE_DPMAIF_AP_MISC + 0x68)
191 #define DPMAIF_AP_OVERWRITE_CFG (BASE_DPMAIF_AP_MISC + 0x90)
192 #define DPMAIF_AP_MEM_CLR (BASE_DPMAIF_AP_MISC + 0x94)
193 #define DPMAIF_AP_ALL_L2TISAR0_MASK GENMASK(31, 0)
194 #define DPMAIF_AP_APDL_ALL_L2TISAR0_MASK GENMASK(31, 0)
195 #define DPMAIF_AP_IP_BUSY_MASK GENMASK(31, 0)
197 #define DPMAIF_AO_UL_INIT_SET (BASE_DPMAIF_AO_UL + 0x0)
198 #define DPMAIF_AO_UL_CHNL_ARB0 (BASE_DPMAIF_AO_UL + 0x1c)
199 #define DPMAIF_AO_UL_AP_L2TIMR0 (BASE_DPMAIF_AO_UL + 0x80)
200 #define DPMAIF_AO_UL_AP_L2TIMCR0 (BASE_DPMAIF_AO_UL + 0x84)
201 #define DPMAIF_AO_UL_AP_L2TIMSR0 (BASE_DPMAIF_AO_UL + 0x88)
202 #define DPMAIF_AO_UL_AP_L1TIMR0 (BASE_DPMAIF_AO_UL + 0x8c)
203 #define DPMAIF_AO_UL_APDL_L2TIMR0 (BASE_DPMAIF_AO_UL + 0x90)
204 #define DPMAIF_AO_UL_APDL_L2TIMCR0 (BASE_DPMAIF_AO_UL + 0x94)
205 #define DPMAIF_AO_UL_APDL_L2TIMSR0 (BASE_DPMAIF_AO_UL + 0x98)
206 #define DPMAIF_AO_AP_DLUL_IP_BUSY_MASK (BASE_DPMAIF_AO_UL + 0x9c)
208 #define DPMAIF_AO_UL_CHNL0_CON0 (BASE_DPMAIF_PD_SRAM_UL + 0x10)
209 #define DPMAIF_AO_UL_CHNL0_CON1 (BASE_DPMAIF_PD_SRAM_UL + 0x14)
210 #define DPMAIF_AO_UL_CHNL0_CON2 (BASE_DPMAIF_PD_SRAM_UL + 0x18)
211 #define DPMAIF_AO_UL_CH0_STA (BASE_DPMAIF_PD_SRAM_UL + 0x70)
213 #define DPMAIF_AO_DL_INIT_SET (BASE_DPMAIF_AO_DL + 0x00)
214 #define DPMAIF_AO_DL_IRQ_MASK (BASE_DPMAIF_AO_DL + 0x0c)
215 #define DPMAIF_AO_DL_DLQPIT_INIT_CON5 (BASE_DPMAIF_AO_DL + 0x28)
216 #define DPMAIF_AO_DL_DLQPIT_TRIG_THRES (BASE_DPMAIF_AO_DL + 0x34)
218 #define DPMAIF_AO_DL_PKTINFO_CON0 (BASE_DPMAIF_PD_SRAM_DL + 0x00)
219 #define DPMAIF_AO_DL_PKTINFO_CON1 (BASE_DPMAIF_PD_SRAM_DL + 0x04)
220 #define DPMAIF_AO_DL_PKTINFO_CON2 (BASE_DPMAIF_PD_SRAM_DL + 0x08)
221 #define DPMAIF_AO_DL_RDY_CHK_THRES (BASE_DPMAIF_PD_SRAM_DL + 0x0c)
222 #define DPMAIF_AO_DL_RDY_CHK_FRG_THRES (BASE_DPMAIF_PD_SRAM_DL + 0x10)
224 #define DPMAIF_AO_DL_DLQ_AGG_CFG (BASE_DPMAIF_PD_SRAM_DL + 0x20)
225 #define DPMAIF_AO_DL_DLQPIT_TIMEOUT0 (BASE_DPMAIF_PD_SRAM_DL + 0x24)
226 #define DPMAIF_AO_DL_DLQPIT_TIMEOUT1 (BASE_DPMAIF_PD_SRAM_DL + 0x28)
227 #define DPMAIF_AO_DL_HPC_CNTL (BASE_DPMAIF_PD_SRAM_DL + 0x38)
228 #define DPMAIF_AO_DL_PIT_SEQ_END (BASE_DPMAIF_PD_SRAM_DL + 0x40)
230 #define DPMAIF_AO_DL_BAT_RD_IDX (BASE_DPMAIF_PD_SRAM_DL + 0xd8)
231 #define DPMAIF_AO_DL_BAT_WR_IDX (BASE_DPMAIF_PD_SRAM_DL + 0xdc)
232 #define DPMAIF_AO_DL_PIT_RD_IDX (BASE_DPMAIF_PD_SRAM_DL + 0xec)
233 #define DPMAIF_AO_DL_PIT_WR_IDX (BASE_DPMAIF_PD_SRAM_DL + 0x60)
234 #define DPMAIF_AO_DL_FRGBAT_RD_IDX (BASE_DPMAIF_PD_SRAM_DL + 0x78)
235 #define DPMAIF_AO_DL_DLQ_WR_IDX (BASE_DPMAIF_PD_SRAM_DL + 0xa4)
237 #define DPMAIF_HPC_INTR_MASK (BASE_DPMAIF_MMW_HPC + 0x0f4)
238 #define DPMA_HPC_ALL_INT_MASK GENMASK(15, 0)
241 #define DPMAIF_HPC_ADD_MODE_DF 0
245 #define DPMAIF_DL_DLQPIT_INIT (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x00)
246 #define DPMAIF_DL_DLQPIT_ADD (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x10)
247 #define DPMAIF_DL_DLQPIT_INIT_CON0 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x14)
248 #define DPMAIF_DL_DLQPIT_INIT_CON1 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x18)
249 #define DPMAIF_DL_DLQPIT_INIT_CON2 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x1c)
250 #define DPMAIF_DL_DLQPIT_INIT_CON3 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x20)
251 #define DPMAIF_DL_DLQPIT_INIT_CON4 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x24)
252 #define DPMAIF_DL_DLQPIT_INIT_CON5 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x28)
253 #define DPMAIF_DL_DLQPIT_INIT_CON6 (BASE_DPMAIF_DL_DLQ_REMOVEAO_IDX + 0x2c)
255 #define DPMAIF_ULQSAR_n(q) (DPMAIF_AO_UL_CHNL0_CON0 + 0x10 * (q))
256 #define DPMAIF_UL_DRBSIZE_ADDRH_n(q) (DPMAIF_AO_UL_CHNL0_CON1 + 0x10 * (q))
257 #define DPMAIF_UL_DRB_ADDRH_n(q) (DPMAIF_AO_UL_CHNL0_CON2 + 0x10 * (q))
258 #define DPMAIF_ULQ_STA0_n(q) (DPMAIF_AO_UL_CH0_STA + 0x04 * (q))
259 #define DPMAIF_ULQ_ADD_DESC_CH_n(q) (DPMAIF_UL_ADD_DESC_CH0 + 0x04 * (q))
263 #define DPMAIF_AP_RGU_ASSERT 0x10001150
264 #define DPMAIF_AP_RGU_DEASSERT 0x10001154
267 #define DPMAIF_AP_AO_RGU_ASSERT 0x10001140
268 #define DPMAIF_AP_AO_RGU_DEASSERT 0x10001144
274 #define DPMAIF_UL_ADD_COUNT_MASK GENMASK(15, 0)
280 #define DPMAIF_DL_ADD_COUNT_MASK GENMASK(15, 0)
282 #define DPMAIF_DL_BAT_INIT_ALLSET BIT(0)
286 #define DPMAIF_DL_BAT_INIT_ONLY_ENABLE_BIT 0
288 #define DPMAIF_DL_PIT_INIT_ALLSET BIT(0)
296 #define DLQ_PIT_IDX_SIZE 0x20
298 #define DPMAIF_PIT_SIZE_MSK GENMASK(17, 0)
300 #define DPMAIF_PIT_REM_CNT_MSK GENMASK(17, 0)
304 #define DPMAIF_BAT_SIZE_MSK GENMASK(15, 0)
311 #define DPMAIF_BAT_RSV_LEN_MSK GENMASK(7, 0)
315 #define DPMAIF_FRG_CHECK_THRES_MSK GENMASK(7, 0)
319 #define DPMAIF_DRB_SIZE_MSK GENMASK(15, 0)
321 #define DPMAIF_DL_RD_WR_IDX_MSK GENMASK(17, 0)
334 #define DPMAIF_MEM_CLR BIT(0)
336 #define DPMAIF_SRAM_SYNC BIT(0)
338 #define DPMAIF_UL_INIT_DONE BIT(0)
340 #define DPMAIF_DL_INIT_DONE BIT(0)
342 #define DPMAIF_DL_PIT_SEQ_MSK GENMASK(7, 0)
344 #define DPMAIF_PCIE_MODE_SET_VALUE 0x55
346 #define DPMAIF_CG_EN 0x7f
348 #define DPMAIF_UDL_IP_BUSY BIT(0)
356 #define DPMAIF_DLQ_LOW_TIMEOUT_THRES_MKS GENMASK(15, 0)
366 #define DPMAIF_DLQ_HASH_BIT_CHOOSE_DF 0