Lines Matching +full:0 +full:x4040

13 #define PCIE_SOC_GLOBAL_RESET			0x3008
16 #define WLAON_WARM_SW_ENTRY			0x1f80504
17 #define WLAON_SOC_RESET_CAUSE_REG		0x01f8060c
19 #define PCIE_Q6_COOKIE_ADDR			0x01f80500
20 #define PCIE_Q6_COOKIE_DATA			0xc0000000
23 #define PCIE_SCRATCH_0_SOC_PCIE_REG		0x4040
26 #define PCIE_SOC_WAKE_PCIE_LOCAL_REG		0x3004
28 #define PCIE_PCIE_PARF_LTSSM			0x1e081b0
29 #define PARM_LTSSM_VALUE			0x111
31 #define GCC_GCC_PCIE_HOT_RST			0x1e402bc
32 #define GCC_GCC_PCIE_HOT_RST_VAL		0x10
34 #define PCIE_PCIE_INT_ALL_CLEAR			0x1e08228
35 #define PCIE_SMLH_REQ_RST_LINK_DOWN		0x2
36 #define PCIE_INT_CLEAR_ALL			0xffffffff
40 #define PCIE_QSERDES_COM_SYSCLK_EN_SEL_VAL	0x10
41 #define PCIE_QSERDES_COM_SYSCLK_EN_SEL_MSK	0xffffffff
44 #define PCIE_PCS_OSC_DTCT_CONFIG1_VAL		0x02
46 		(ab->hw_params.regs->pcie_pcs_osc_dtct_config_base + 0x4)
47 #define PCIE_PCS_OSC_DTCT_CONFIG2_VAL		0x52
49 		(ab->hw_params.regs->pcie_pcs_osc_dtct_config_base + 0xc)
50 #define PCIE_PCS_OSC_DTCT_CONFIG4_VAL		0xff
51 #define PCIE_PCS_OSC_DTCT_CONFIG_MSK		0x000000ff
53 #define WLAON_QFPROM_PWR_CTRL_REG		0x01f8031c
54 #define QFPROM_PWR_CTRL_VDD4BLOW_MASK		0x4