Lines Matching +full:0 +full:x124
7 /* ISC Control Enable Register 0 */
8 #define ISC_CTRLEN 0x00000000
10 /* ISC Control Disable Register 0 */
11 #define ISC_CTRLDIS 0x00000004
13 /* ISC Control Status Register 0 */
14 #define ISC_CTRLSR 0x00000008
16 #define ISC_CTRL_CAPTURE BIT(0)
21 /* ISC Parallel Front End Configuration 0 Register */
22 #define ISC_PFE_CFG0 0x0000000c
24 #define ISC_PFE_CFG0_HPOL_LOW BIT(0)
31 #define ISC_PFE_CFG0_MODE_PROGRESSIVE (0x0 << 4)
34 #define ISC_PFE_CFG0_BPS_EIGHT (0x4 << 28)
35 #define ISC_PFG_CFG0_BPS_NINE (0x3 << 28)
36 #define ISC_PFG_CFG0_BPS_TEN (0x2 << 28)
37 #define ISC_PFG_CFG0_BPS_ELEVEN (0x1 << 28)
38 #define ISC_PFG_CFG0_BPS_TWELVE (0x0 << 28)
45 #define ISC_PFE_CFG1 0x00000010
48 #define ISC_PFE_CFG1_COLMIN_MASK GENMASK(15, 0)
53 #define ISC_PFE_CFG2 0x00000014
56 #define ISC_PFE_CFG2_ROWMIN_MASK GENMASK(15, 0)
61 #define ISC_CLKEN 0x00000018
64 #define ISC_CLKDIS 0x0000001c
67 #define ISC_CLKSR 0x00000020
73 #define ISC_CLKCFG 0x00000024
80 #define ISC_INTEN 0x00000028
83 #define ISC_INTDIS 0x0000002c
86 #define ISC_INTMASK 0x00000030
89 #define ISC_INTSR 0x00000034
95 #define ISC_DPC_CTRL 0x40
97 #define ISC_DPC_CTRL_DPCEN BIT(0)
102 #define ISC_DPC_CFG 0x44
104 #define ISC_DPC_CFG_BAYSEL_SHIFT 0
120 #define ISC_DPC_CFG_BAYCFG_SHIFT 0
121 #define ISC_DPC_CFG_BAYCFG_MASK GENMASK(1, 0)
123 #define ISC_DPC_THRESHM 0x48
126 #define ISC_DPC_THRESHC 0x4C
129 #define ISC_DPC_THRESHA 0x50
132 #define ISC_DPC_SR 0x54
135 #define ISC_WB_CTRL 0x00000058
138 #define ISC_WB_CFG 0x0000005c
141 #define ISC_WB_O_RGR 0x00000060
144 #define ISC_WB_O_BGB 0x00000064
147 #define ISC_WB_G_RGR 0x00000068
150 #define ISC_WB_G_BGB 0x0000006c
153 #define ISC_CFA_CTRL 0x00000070
156 #define ISC_CFA_CFG 0x00000074
159 #define ISC_BAY_CFG_GRGR 0x0
160 #define ISC_BAY_CFG_RGRG 0x1
161 #define ISC_BAY_CFG_GBGB 0x2
162 #define ISC_BAY_CFG_BGBG 0x3
165 #define ISC_CC_CTRL 0x00000078
168 #define ISC_CC_RR_RG 0x0000007c
171 #define ISC_CC_RB_OR 0x00000080
174 #define ISC_CC_GR_GG 0x00000084
177 #define ISC_CC_GB_OG 0x00000088
180 #define ISC_CC_BR_BG 0x0000008c
183 #define ISC_CC_BB_OB 0x00000090
186 #define ISC_GAM_CTRL 0x00000094
191 #define ISC_GAM_BENTRY 0x00000098
194 #define ISC_GAM_GENTRY 0x00000198
197 #define ISC_GAM_RENTRY 0x00000298
200 #define ISC_VHXS_CTRL 0x398
203 #define ISC_VHXS_SS 0x39C
206 #define ISC_VHXS_DS 0x3A0
209 #define ISC_VXS_FACT 0x3a4
212 #define ISC_HXS_FACT 0x3a8
215 #define ISC_VXS_CFG 0x3ac
218 #define ISC_HXS_CFG 0x3b0
221 #define ISC_VXS_TAP 0x3b4
224 #define ISC_HXS_TAP 0x434
227 #define ISC_SAMA5D2_CSC_OFFSET 0
229 #define ISC_SAMA7G5_CSC_OFFSET 0x11c
232 #define ISC_CSC_CTRL 0x00000398
235 #define ISC_CSC_YR_YG 0x0000039c
238 #define ISC_CSC_YB_OY 0x000003a0
241 #define ISC_CSC_CBR_CBG 0x000003a4
244 #define ISC_CSC_CBB_OCB 0x000003a8
247 #define ISC_CSC_CRR_CRG 0x000003ac
250 #define ISC_CSC_CRB_OCR 0x000003b0
253 #define ISC_SAMA5D2_CBC_OFFSET 0
255 #define ISC_SAMA7G5_CBC_OFFSET 0x11c
258 #define ISC_CBC_CTRL 0x000003b4
261 #define ISC_CBC_CFG 0x000003b8
264 #define ISC_CBC_BRIGHT 0x000003bc
265 #define ISC_CBC_BRIGHT_MASK GENMASK(10, 0)
268 #define ISC_CBC_CONTRAST 0x000003c0
269 #define ISC_CBC_CONTRAST_MASK GENMASK(11, 0)
272 #define ISC_CBCHS_HUE 0x4e0
274 #define ISC_CBCHS_SAT 0x4e4
277 #define ISC_SAMA5D2_SUB422_OFFSET 0
279 #define ISC_SAMA7G5_SUB422_OFFSET 0x124
282 #define ISC_SUB422_CTRL 0x000003c4
285 #define ISC_SAMA5D2_SUB420_OFFSET 0
287 #define ISC_SAMA7G5_SUB420_OFFSET 0x124
288 /* Subsampling 4:2:2 to 4:2:0 Control Register */
289 #define ISC_SUB420_CTRL 0x000003cc
292 #define ISC_SAMA5D2_RLP_OFFSET 0
294 #define ISC_SAMA7G5_RLP_OFFSET 0x124
296 #define ISC_RLP_CFG 0x000003d0
298 #define ISC_RLP_CFG_MODE_DAT8 0x0
299 #define ISC_RLP_CFG_MODE_DAT9 0x1
300 #define ISC_RLP_CFG_MODE_DAT10 0x2
301 #define ISC_RLP_CFG_MODE_DAT11 0x3
302 #define ISC_RLP_CFG_MODE_DAT12 0x4
303 #define ISC_RLP_CFG_MODE_DATY8 0x5
304 #define ISC_RLP_CFG_MODE_DATY10 0x6
305 #define ISC_RLP_CFG_MODE_ARGB444 0x7
306 #define ISC_RLP_CFG_MODE_ARGB555 0x8
307 #define ISC_RLP_CFG_MODE_RGB565 0x9
308 #define ISC_RLP_CFG_MODE_ARGB32 0xa
309 #define ISC_RLP_CFG_MODE_YYCC 0xb
310 #define ISC_RLP_CFG_MODE_YYCC_LIMITED 0xc
311 #define ISC_RLP_CFG_MODE_YCYC 0xd
312 #define ISC_RLP_CFG_MODE_MASK GENMASK(3, 0)
318 #define ISC_RLP_CFG_YMODE_VYUY (0 << 6)
324 #define ISC_SAMA5D2_HIS_OFFSET 0
326 #define ISC_SAMA7G5_HIS_OFFSET 0x124
328 #define ISC_HIS_CTRL 0x000003d4
330 #define ISC_HIS_CTRL_EN BIT(0)
331 #define ISC_HIS_CTRL_DIS 0x0
334 #define ISC_HIS_CFG 0x000003d8
336 #define ISC_HIS_CFG_MODE_GR 0x0
337 #define ISC_HIS_CFG_MODE_R 0x1
338 #define ISC_HIS_CFG_MODE_GB 0x2
339 #define ISC_HIS_CFG_MODE_B 0x3
340 #define ISC_HIS_CFG_MODE_Y 0x4
341 #define ISC_HIS_CFG_MODE_RAW 0x5
342 #define ISC_HIS_CFG_MODE_YCCIR656 0x6
349 #define ISC_SAMA5D2_DMA_OFFSET 0
351 #define ISC_SAMA7G5_DMA_OFFSET 0x13c
354 #define ISC_DCFG 0x000003e0
355 #define ISC_DCFG_IMODE_PACKED8 0x0
356 #define ISC_DCFG_IMODE_PACKED16 0x1
357 #define ISC_DCFG_IMODE_PACKED32 0x2
358 #define ISC_DCFG_IMODE_YC422SP 0x3
359 #define ISC_DCFG_IMODE_YC422P 0x4
360 #define ISC_DCFG_IMODE_YC420SP 0x5
361 #define ISC_DCFG_IMODE_YC420P 0x6
362 #define ISC_DCFG_IMODE_MASK GENMASK(2, 0)
364 #define ISC_DCFG_YMBSIZE_SINGLE (0x0 << 4)
365 #define ISC_DCFG_YMBSIZE_BEATS4 (0x1 << 4)
366 #define ISC_DCFG_YMBSIZE_BEATS8 (0x2 << 4)
367 #define ISC_DCFG_YMBSIZE_BEATS16 (0x3 << 4)
368 #define ISC_DCFG_YMBSIZE_BEATS32 (0x4 << 4)
371 #define ISC_DCFG_CMBSIZE_SINGLE (0x0 << 8)
372 #define ISC_DCFG_CMBSIZE_BEATS4 (0x1 << 8)
373 #define ISC_DCFG_CMBSIZE_BEATS8 (0x2 << 8)
374 #define ISC_DCFG_CMBSIZE_BEATS16 (0x3 << 8)
375 #define ISC_DCFG_CMBSIZE_BEATS32 (0x4 << 8)
379 #define ISC_DCTRL 0x000003e4
381 #define ISC_DCTRL_DVIEW_PACKED (0x0 << 1)
382 #define ISC_DCTRL_DVIEW_SEMIPLANAR (0x1 << 1)
383 #define ISC_DCTRL_DVIEW_PLANAR (0x2 << 1)
386 #define ISC_DCTRL_IE_IS (0x0 << 4)
389 #define ISC_DNDA 0x000003e8
391 /* DMA Address 0 Register */
392 #define ISC_DAD0 0x000003ec
395 #define ISC_DAD1 0x000003f4
398 #define ISC_DAD2 0x000003fc
401 #define ISC_SAMA5D2_VERSION_OFFSET 0
402 #define ISC_SAMA7G5_VERSION_OFFSET 0x13c
404 #define ISC_VERSION 0x0000040c
407 #define ISC_SAMA5D2_HIS_ENTRY_OFFSET 0
409 #define ISC_SAMA7G5_HIS_ENTRY_OFFSET 0x14c
411 #define ISC_HIS_ENTRY 0x00000410