Lines Matching refs:XE_REG
20 #define MTL_MIRROR_TARGET_WP1 XE_REG(0xc60)
25 #define RPM_CONFIG0 XE_REG(0xd00)
33 #define FORCEWAKE_ACK_MEDIA_VDBOX(n) XE_REG(0xd50 + (n) * 4)
34 #define FORCEWAKE_ACK_MEDIA_VEBOX(n) XE_REG(0xd70 + (n) * 4)
35 #define FORCEWAKE_ACK_RENDER XE_REG(0xd84)
37 #define GMD_ID XE_REG(0xd8c)
42 #define FORCEWAKE_ACK_GSC XE_REG(0xdf8)
43 #define FORCEWAKE_ACK_GT_MTL XE_REG(0xdfc)
45 #define MCFG_MCR_SELECTOR XE_REG(0xfd0)
46 #define MTL_MCR_SELECTOR XE_REG(0xfd4)
47 #define SF_MCR_SELECTOR XE_REG(0xfd8)
48 #define MCR_SELECTOR XE_REG(0xfdc)
49 #define GAM_MCR_SELECTOR XE_REG(0xfe0)
58 #define PS_INVOCATION_COUNT XE_REG(0x2348)
60 #define XELP_GLOBAL_MOCS(i) XE_REG(0x4000 + (i) * 4)
89 #define CCS_AUX_INV XE_REG(0x4208)
91 #define VD0_AUX_INV XE_REG(0x4218)
92 #define VE0_AUX_INV XE_REG(0x4238)
94 #define VE1_AUX_INV XE_REG(0x42b8)
97 #define XE2_LMEM_CFG XE_REG(0x48b0)
125 #define FF_MODE2 XE_REG(0x6604)
134 #define CACHE_MODE_1 XE_REG(0x7004, XE_REG_OPTION_MASKED)
137 #define COMMON_SLICE_CHICKEN1 XE_REG(0x7010, XE_REG_OPTION_MASKED)
140 #define HIZ_CHICKEN XE_REG(0x7018, XE_REG_OPTION_MASKED)
151 #define SC_INSTDONE XE_REG(0x7100)
152 #define SC_INSTDONE_EXTRA XE_REG(0x7104)
153 #define SC_INSTDONE_EXTRA2 XE_REG(0x7108)
159 #define COMMON_SLICE_CHICKEN4 XE_REG(0x7300, XE_REG_OPTION_MASKED)
162 #define COMMON_SLICE_CHICKEN3 XE_REG(0x7304, XE_REG_OPTION_MASKED)
172 #define XE2LPM_CCCHKNREG1 XE_REG(0x82a8)
174 #define VF_PREEMPTION XE_REG(0x83a4, XE_REG_OPTION_MASKED)
177 #define VF_SCRATCHPAD XE_REG(0x83a8, XE_REG_OPTION_MASKED)
180 #define VFG_PREEMPTION_CHICKEN XE_REG(0x83b4, XE_REG_OPTION_MASKED)
184 #define XELPMP_SQCNT1 XE_REG(0x8718)
199 #define GSCPSMI_BASE XE_REG(0x880c)
206 #define XEHP_FUSE4 XE_REG(0x9114)
211 #define MIRROR_FUSE3 XE_REG(0x9118)
222 #define MIRROR_FUSE1 XE_REG(0x911c)
224 #define XELP_EU_ENABLE XE_REG(0x9134) /* "_DISABLE" on Xe_LP */
226 #define XELP_GT_SLICE_ENABLE XE_REG(0x9138)
227 #define XELP_GT_GEOMETRY_DSS_ENABLE XE_REG(0x913c)
229 #define GT_VEBOX_VDBOX_DISABLE XE_REG(0x9140)
233 #define XEHP_GT_COMPUTE_DSS_ENABLE XE_REG(0x9144)
234 #define XEHPC_GT_COMPUTE_DSS_ENABLE_EXT XE_REG(0x9148)
235 #define XE2_GT_COMPUTE_DSS_2 XE_REG(0x914c)
236 #define XE2_GT_GEOMETRY_DSS_1 XE_REG(0x9150)
237 #define XE2_GT_GEOMETRY_DSS_2 XE_REG(0x9154)
239 #define GDRST XE_REG(0x941c)
243 #define MISCCPCTL XE_REG(0x9424)
246 #define UNSLCGCTL9430 XE_REG(0x9430)
249 #define UNSLICE_UNIT_LEVEL_CLKGATE XE_REG(0x9434)
257 #define UNSLCGCTL9440 XE_REG(0x9440)
271 #define UNSLCGCTL9444 XE_REG(0x9444)
298 #define UNSLICE_UNIT_LEVEL_CLKGATE2 XE_REG(0x94e4)
314 #define RPNSWREQ XE_REG(0xa008)
317 #define RP_CONTROL XE_REG(0xa024)
321 #define RC_CONTROL XE_REG(0xa090)
325 #define RC_STATE XE_REG(0xa094)
326 #define RC_IDLE_HYSTERSIS XE_REG(0xa0ac)
327 #define MEDIA_POWERGATE_IDLE_HYSTERESIS XE_REG(0xa0c4)
328 #define RENDER_POWERGATE_IDLE_HYSTERESIS XE_REG(0xa0c8)
330 #define PMINTRMSK XE_REG(0xa168)
334 #define FORCEWAKE_GT XE_REG(0xa188)
336 #define POWERGATE_ENABLE XE_REG(0xa210)
342 #define CTC_MODE XE_REG(0xa26c)
346 #define FORCEWAKE_RENDER XE_REG(0xa278)
347 #define FORCEWAKE_MEDIA_VDBOX(n) XE_REG(0xa540 + (n) * 4)
348 #define FORCEWAKE_MEDIA_VEBOX(n) XE_REG(0xa560 + (n) * 4)
349 #define FORCEWAKE_GSC XE_REG(0xa618)
356 #define XELP_LNCFCMOCS(i) XE_REG(0xb020 + (i) * 4)
394 #define XE2_GLOBAL_INVAL XE_REG(0xb404)
404 #define XE2_TDF_CTRL XE_REG(0xb418)
411 #define XELPMP_VDBX_MOD_CTRL XE_REG(0xcf34)
413 #define XELPMP_VEBX_MOD_CTRL XE_REG(0xcf38)
425 #define LMEM_CFG XE_REG(0xcf58)
510 #define RCU_MODE XE_REG(0x14800, XE_REG_OPTION_MASKED)
520 #define CCS_MODE XE_REG(0x14804, XE_REG_OPTION_MASKED)
527 #define FORCEWAKE_ACK_GT XE_REG(0x130044)
534 #define MTL_MEDIA_PERF_LIMIT_REASONS XE_REG(0x138030)
535 #define MTL_MEDIA_MC6 XE_REG(0x138048)
537 #define GT_CORE_STATUS XE_REG(0x138060)
542 #define GT_GFX_RC6_LOCKED XE_REG(0x138104)
543 #define GT_GFX_RC6 XE_REG(0x138108)
545 #define GT0_PERF_LIMIT_REASONS XE_REG(0x1381a8)
556 #define GT_PERF_STATUS XE_REG(0x1381b4)
565 #define GT_INTR_DW(x) XE_REG(0x190018 + ((x) * 4), XE_REG_OPTION_VF)
576 #define RENDER_COPY_INTR_ENABLE XE_REG(0x190030, XE_REG_OPTION_VF)
577 #define VCS_VECS_INTR_ENABLE XE_REG(0x190034, XE_REG_OPTION_VF)
578 #define GUC_SG_INTR_ENABLE XE_REG(0x190038, XE_REG_OPTION_VF)
581 #define GPM_WGBOXPERF_INTR_ENABLE XE_REG(0x19003c, XE_REG_OPTION_VF)
582 #define GUNIT_GSC_INTR_ENABLE XE_REG(0x190044, XE_REG_OPTION_VF)
583 #define CCS_RSVD_INTR_ENABLE XE_REG(0x190048, XE_REG_OPTION_VF)
585 #define INTR_IDENTITY_REG(x) XE_REG(0x190060 + ((x) * 4), XE_REG_OPTION_VF)
594 #define IIR_REG_SELECTOR(x) XE_REG(0x190070 + ((x) * 4), XE_REG_OPTION_VF)
595 #define RCS0_RSVD_INTR_MASK XE_REG(0x190090, XE_REG_OPTION_VF)
596 #define BCS_RSVD_INTR_MASK XE_REG(0x1900a0, XE_REG_OPTION_VF)
597 #define VCS0_VCS1_INTR_MASK XE_REG(0x1900a8, XE_REG_OPTION_VF)
598 #define VCS2_VCS3_INTR_MASK XE_REG(0x1900ac, XE_REG_OPTION_VF)
599 #define VECS0_VECS1_INTR_MASK XE_REG(0x1900d0, XE_REG_OPTION_VF)
600 #define HECI2_RSVD_INTR_MASK XE_REG(0x1900e4)
601 #define GUC_SG_INTR_MASK XE_REG(0x1900e8, XE_REG_OPTION_VF)
602 #define GPM_WGBOXPERF_INTR_MASK XE_REG(0x1900ec, XE_REG_OPTION_VF)
603 #define GUNIT_GSC_INTR_MASK XE_REG(0x1900f4, XE_REG_OPTION_VF)
604 #define CCS0_CCS1_INTR_MASK XE_REG(0x190100)
605 #define CCS2_CCS3_INTR_MASK XE_REG(0x190104)
606 #define XEHPC_BCS1_BCS2_INTR_MASK XE_REG(0x190110)
607 #define XEHPC_BCS3_BCS4_INTR_MASK XE_REG(0x190114)
608 #define XEHPC_BCS5_BCS6_INTR_MASK XE_REG(0x190118)
609 #define XEHPC_BCS7_BCS8_INTR_MASK XE_REG(0x19011c)