Lines Matching +full:clkr +full:- +full:- +full:-
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14 #include <linux/reset-controller.h>
16 #include <dt-bindings/clock/qcom,mmcc-msm8998.h>
19 #include "clk-regmap.h"
20 #include "clk-regmap-divider.h"
21 #include "clk-alpha-pll.h"
22 #include "clk-rcg.h"
23 #include "clk-branch.h"
59 .clkr = {
80 .clkr.hw.init = &(struct clk_init_data){
82 .parent_hws = (const struct clk_hw *[]){ &mmpll0.clkr.hw },
91 .clkr = {
112 .clkr.hw.init = &(struct clk_init_data){
114 .parent_hws = (const struct clk_hw *[]){ &mmpll1.clkr.hw },
123 .clkr.hw.init = &(struct clk_init_data){
140 .clkr.hw.init = &(struct clk_init_data){
142 .parent_hws = (const struct clk_hw *[]){ &mmpll3.clkr.hw },
151 .clkr.hw.init = &(struct clk_init_data){
168 .clkr.hw.init = &(struct clk_init_data){
170 .parent_hws = (const struct clk_hw *[]){ &mmpll4.clkr.hw },
179 .clkr.hw.init = &(struct clk_init_data){
196 .clkr.hw.init = &(struct clk_init_data){
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207 .clkr.hw.init = &(struct clk_init_data){
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263 .clkr.hw.init = &(struct clk_init_data){
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387 { .hw = &mmpll5_out_even.clkr.hw },
403 { .hw = &mmpll0_out_even.clkr.hw },
404 { .hw = &mmpll3_out_even.clkr.hw },
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439 { .hw = &mmpll0_out_even.clkr.hw },
440 { .hw = &mmpll7_out_even.clkr.hw },
441 { .hw = &mmpll10_out_even.clkr.hw },
458 { .hw = &mmpll0_out_even.clkr.hw },
459 { .hw = &mmpll4_out_even.clkr.hw },
460 { .hw = &mmpll7_out_even.clkr.hw },
461 { .hw = &mmpll10_out_even.clkr.hw },
470 .clkr.hw.init = &(struct clk_init_data){
483 .clkr.hw.init = &(struct clk_init_data){
504 .clkr.hw.init = &(struct clk_init_data){
528 .clkr.hw.init = &(struct clk_init_data){
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1048 .clkr.hw.init = &(struct clk_init_data){
1070 .clkr.hw.init = &(struct clk_init_data){
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1105 .clkr.hw.init = &(struct clk_init_data){
1118 .clkr.hw.init = &(struct clk_init_data){
1143 .clkr.hw.init = &(struct clk_init_data){
1156 .clkr.hw.init = &(struct clk_init_data){
1168 .clkr = {
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1183 .clkr = {
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1200 .clkr = {
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1215 .clkr = {
1220 .parent_hws = (const struct clk_hw *[]){ &axi_clk_src.clkr.hw },
1229 .clkr = {
1234 .parent_hws = (const struct clk_hw *[]){ &maxi_clk_src.clkr.hw },
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1249 .parent_hws = (const struct clk_hw *[]){ &video_subcore0_clk_src.clkr.hw },
1259 .clkr = {
1264 .parent_hws = (const struct clk_hw *[]){ &video_subcore1_clk_src.clkr.hw },
1276 .clkr = {
1281 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
1291 .clkr = {
1296 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
1306 .clkr = {
1311 .parent_hws = (const struct clk_hw *[]){ &axi_clk_src.clkr.hw },
1320 .clkr = {
1325 .parent_hws = (const struct clk_hw *[]){ &pclk0_clk_src.clkr.hw },
1335 .clkr = {
1340 .parent_hws = (const struct clk_hw *[]){ &pclk1_clk_src.clkr.hw },
1350 .clkr = {
1355 .parent_hws = (const struct clk_hw *[]){ &mdp_clk_src.clkr.hw },
1365 .clkr = {
1370 .parent_hws = (const struct clk_hw *[]){ &mdp_clk_src.clkr.hw },
1380 .clkr = {
1385 .parent_hws = (const struct clk_hw *[]){ &extpclk_clk_src.clkr.hw },
1395 .clkr = {
1400 .parent_hws = (const struct clk_hw *[]){ &vsync_clk_src.clkr.hw },
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1430 .parent_hws = (const struct clk_hw *[]){ &byte0_clk_src.clkr.hw },
1440 .clkr = {
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1460 .parent_hws = (const struct clk_hw *[]){ &esc0_clk_src.clkr.hw },
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1485 .clkr = {
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1515 .clkr = {
1520 .parent_hws = (const struct clk_hw *[]){ &dp_link_clk_src.clkr.hw },
1530 .clkr = {
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1565 .parent_hws = (const struct clk_hw *[]){ &dp_aux_clk_src.clkr.hw },
1575 .clkr = {
1580 .parent_hws = (const struct clk_hw *[]){ &byte0_clk_src.clkr.hw },
1590 .clkr = {
1595 .parent_hws = (const struct clk_hw *[]){ &byte1_clk_src.clkr.hw },
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1650 .clkr = {
1655 .parent_hws = (const struct clk_hw *[]){ &csi0_clk_src.clkr.hw },
1665 .clkr = {
1670 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
1680 .clkr = {
1685 .parent_hws = (const struct clk_hw *[]){ &csi0_clk_src.clkr.hw },
1695 .clkr = {
1700 .parent_hws = (const struct clk_hw *[]){ &csi0_clk_src.clkr.hw },
1710 .clkr = {
1715 .parent_hws = (const struct clk_hw *[]){ &csi1_clk_src.clkr.hw },
1725 .clkr = {
1730 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
1740 .clkr = {
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1755 .clkr = {
1760 .parent_hws = (const struct clk_hw *[]){ &csi1_clk_src.clkr.hw },
1770 .clkr = {
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1790 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
1800 .clkr = {
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1820 .parent_hws = (const struct clk_hw *[]){ &csi2_clk_src.clkr.hw },
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2010 .clkr = {
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2104 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
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2144 .clkr = {
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2164 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2174 .clkr = {
2179 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2189 .clkr = {
2194 .parent_hws = (const struct clk_hw *[]){ &axi_clk_src.clkr.hw },
2203 .clkr = {
2208 .parent_hws = (const struct clk_hw *[]){ &axi_clk_src.clkr.hw },
2217 .clkr = {
2222 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2232 .clkr = {
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2247 .clkr = {
2252 .parent_hws = (const struct clk_hw *[]){ &vfe1_clk_src.clkr.hw },
2262 .clkr = {
2267 .parent_hws = (const struct clk_hw *[]){ &vfe0_clk_src.clkr.hw },
2277 .clkr = {
2282 .parent_hws = (const struct clk_hw *[]){ &vfe1_clk_src.clkr.hw },
2292 .clkr = {
2297 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2307 .clkr = {
2312 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2322 .clkr = {
2327 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2337 .clkr = {
2342 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2352 .clkr = {
2357 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2367 .clkr = {
2372 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2382 .clkr = {
2387 .parent_hws = (const struct clk_hw *[]){ &csiphy_clk_src.clkr.hw },
2397 .clkr = {
2402 .parent_hws = (const struct clk_hw *[]){ &fd_core_clk_src.clkr.hw },
2412 .clkr = {
2417 .parent_hws = (const struct clk_hw *[]){ &fd_core_clk_src.clkr.hw },
2427 .clkr = {
2432 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2443 .clkr = {
2448 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2461 .clkr = {
2466 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2479 .clkr = {
2484 .parent_hws = (const struct clk_hw *[]){ &axi_clk_src.clkr.hw },
2493 .clkr = {
2498 .parent_hws = (const struct clk_hw *[]){ &maxi_clk_src.clkr.hw },
2508 .clkr = {
2513 .parent_hws = (const struct clk_hw *[]){ &maxi_clk_src.clkr.hw },
2523 .clkr = {
2528 .parent_hws = (const struct clk_hw *[]){ &ahb_clk_src.clkr.hw },
2631 [MMPLL0] = &mmpll0.clkr,
2632 [MMPLL0_OUT_EVEN] = &mmpll0_out_even.clkr,
2633 [MMPLL1] = &mmpll1.clkr,
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2640 [MMPLL5_OUT_EVEN] = &mmpll5_out_even.clkr,
2641 [MMPLL6] = &mmpll6.clkr,
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2643 [MMPLL7] = &mmpll7.clkr,
2644 [MMPLL7_OUT_EVEN] = &mmpll7_out_even.clkr,
2645 [MMPLL10] = &mmpll10.clkr,
2646 [MMPLL10_OUT_EVEN] = &mmpll10_out_even.clkr,
2647 [BYTE0_CLK_SRC] = &byte0_clk_src.clkr,
2648 [BYTE1_CLK_SRC] = &byte1_clk_src.clkr,
2649 [CCI_CLK_SRC] = &cci_clk_src.clkr,
2650 [CPP_CLK_SRC] = &cpp_clk_src.clkr,
2651 [CSI0_CLK_SRC] = &csi0_clk_src.clkr,
2652 [CSI1_CLK_SRC] = &csi1_clk_src.clkr,
2653 [CSI2_CLK_SRC] = &csi2_clk_src.clkr,
2654 [CSI3_CLK_SRC] = &csi3_clk_src.clkr,
2655 [CSIPHY_CLK_SRC] = &csiphy_clk_src.clkr,
2656 [CSI0PHYTIMER_CLK_SRC] = &csi0phytimer_clk_src.clkr,
2657 [CSI1PHYTIMER_CLK_SRC] = &csi1phytimer_clk_src.clkr,
2658 [CSI2PHYTIMER_CLK_SRC] = &csi2phytimer_clk_src.clkr,
2659 [DP_AUX_CLK_SRC] = &dp_aux_clk_src.clkr,
2660 [DP_CRYPTO_CLK_SRC] = &dp_crypto_clk_src.clkr,
2661 [DP_LINK_CLK_SRC] = &dp_link_clk_src.clkr,
2662 [DP_PIXEL_CLK_SRC] = &dp_pixel_clk_src.clkr,
2663 [ESC0_CLK_SRC] = &esc0_clk_src.clkr,
2664 [ESC1_CLK_SRC] = &esc1_clk_src.clkr,
2665 [EXTPCLK_CLK_SRC] = &extpclk_clk_src.clkr,
2666 [FD_CORE_CLK_SRC] = &fd_core_clk_src.clkr,
2667 [HDMI_CLK_SRC] = &hdmi_clk_src.clkr,
2668 [JPEG0_CLK_SRC] = &jpeg0_clk_src.clkr,
2669 [MAXI_CLK_SRC] = &maxi_clk_src.clkr,
2670 [MCLK0_CLK_SRC] = &mclk0_clk_src.clkr,
2671 [MCLK1_CLK_SRC] = &mclk1_clk_src.clkr,
2672 [MCLK2_CLK_SRC] = &mclk2_clk_src.clkr,
2673 [MCLK3_CLK_SRC] = &mclk3_clk_src.clkr,
2674 [MDP_CLK_SRC] = &mdp_clk_src.clkr,
2675 [VSYNC_CLK_SRC] = &vsync_clk_src.clkr,
2676 [AHB_CLK_SRC] = &ahb_clk_src.clkr,
2677 [AXI_CLK_SRC] = &axi_clk_src.clkr,
2678 [PCLK0_CLK_SRC] = &pclk0_clk_src.clkr,
2679 [PCLK1_CLK_SRC] = &pclk1_clk_src.clkr,
2680 [ROT_CLK_SRC] = &rot_clk_src.clkr,
2681 [VIDEO_CORE_CLK_SRC] = &video_core_clk_src.clkr,
2682 [VIDEO_SUBCORE0_CLK_SRC] = &video_subcore0_clk_src.clkr,
2683 [VIDEO_SUBCORE1_CLK_SRC] = &video_subcore1_clk_src.clkr,
2684 [VFE0_CLK_SRC] = &vfe0_clk_src.clkr,
2685 [VFE1_CLK_SRC] = &vfe1_clk_src.clkr,
2686 [MISC_AHB_CLK] = &misc_ahb_clk.clkr,
2687 [VIDEO_CORE_CLK] = &video_core_clk.clkr,
2688 [VIDEO_AHB_CLK] = &video_ahb_clk.clkr,
2689 [VIDEO_AXI_CLK] = &video_axi_clk.clkr,
2690 [VIDEO_MAXI_CLK] = &video_maxi_clk.clkr,
2691 [VIDEO_SUBCORE0_CLK] = &video_subcore0_clk.clkr,
2692 [VIDEO_SUBCORE1_CLK] = &video_subcore1_clk.clkr,
2693 [MDSS_AHB_CLK] = &mdss_ahb_clk.clkr,
2694 [MDSS_HDMI_DP_AHB_CLK] = &mdss_hdmi_dp_ahb_clk.clkr,
2695 [MDSS_AXI_CLK] = &mdss_axi_clk.clkr,
2696 [MDSS_PCLK0_CLK] = &mdss_pclk0_clk.clkr,
2697 [MDSS_PCLK1_CLK] = &mdss_pclk1_clk.clkr,
2698 [MDSS_MDP_CLK] = &mdss_mdp_clk.clkr,
2699 [MDSS_MDP_LUT_CLK] = &mdss_mdp_lut_clk.clkr,
2700 [MDSS_EXTPCLK_CLK] = &mdss_extpclk_clk.clkr,
2701 [MDSS_VSYNC_CLK] = &mdss_vsync_clk.clkr,
2702 [MDSS_HDMI_CLK] = &mdss_hdmi_clk.clkr,
2703 [MDSS_BYTE0_CLK] = &mdss_byte0_clk.clkr,
2704 [MDSS_BYTE1_CLK] = &mdss_byte1_clk.clkr,
2705 [MDSS_ESC0_CLK] = &mdss_esc0_clk.clkr,
2706 [MDSS_ESC1_CLK] = &mdss_esc1_clk.clkr,
2707 [MDSS_ROT_CLK] = &mdss_rot_clk.clkr,
2708 [MDSS_DP_LINK_CLK] = &mdss_dp_link_clk.clkr,
2709 [MDSS_DP_LINK_INTF_CLK] = &mdss_dp_link_intf_clk.clkr,
2710 [MDSS_DP_CRYPTO_CLK] = &mdss_dp_crypto_clk.clkr,
2711 [MDSS_DP_PIXEL_CLK] = &mdss_dp_pixel_clk.clkr,
2712 [MDSS_DP_AUX_CLK] = &mdss_dp_aux_clk.clkr,
2713 [MDSS_BYTE0_INTF_CLK] = &mdss_byte0_intf_clk.clkr,
2714 [MDSS_BYTE1_INTF_CLK] = &mdss_byte1_intf_clk.clkr,
2715 [CAMSS_CSI0PHYTIMER_CLK] = &camss_csi0phytimer_clk.clkr,
2716 [CAMSS_CSI1PHYTIMER_CLK] = &camss_csi1phytimer_clk.clkr,
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2718 [CAMSS_CSI0_CLK] = &camss_csi0_clk.clkr,
2719 [CAMSS_CSI0_AHB_CLK] = &camss_csi0_ahb_clk.clkr,
2720 [CAMSS_CSI0RDI_CLK] = &camss_csi0rdi_clk.clkr,
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2722 [CAMSS_CSI1_CLK] = &camss_csi1_clk.clkr,
2723 [CAMSS_CSI1_AHB_CLK] = &camss_csi1_ahb_clk.clkr,
2724 [CAMSS_CSI1RDI_CLK] = &camss_csi1rdi_clk.clkr,
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2731 [CAMSS_CSI3_AHB_CLK] = &camss_csi3_ahb_clk.clkr,
2732 [CAMSS_CSI3RDI_CLK] = &camss_csi3rdi_clk.clkr,
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2735 [CAMSS_CCI_CLK] = &camss_cci_clk.clkr,
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2739 [CAMSS_MCLK2_CLK] = &camss_mclk2_clk.clkr,
2740 [CAMSS_MCLK3_CLK] = &camss_mclk3_clk.clkr,
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2742 [CAMSS_AHB_CLK] = &camss_ahb_clk.clkr,
2743 [CAMSS_MICRO_AHB_CLK] = &camss_micro_ahb_clk.clkr,
2744 [CAMSS_JPEG0_CLK] = &camss_jpeg0_clk.clkr,
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2749 [CAMSS_VFE0_CLK] = &camss_vfe0_clk.clkr,
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2752 [CAMSS_CPP_AHB_CLK] = &camss_cpp_ahb_clk.clkr,
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2754 [CAMSS_VFE_VBIF_AXI_CLK] = &camss_vfe_vbif_axi_clk.clkr,
2755 [CAMSS_CPP_AXI_CLK] = &camss_cpp_axi_clk.clkr,
2756 [CAMSS_CPP_VBIF_AHB_CLK] = &camss_cpp_vbif_ahb_clk.clkr,
2757 [CAMSS_CSI_VFE0_CLK] = &camss_csi_vfe0_clk.clkr,
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2762 [CAMSS_CPHY_CSID1_CLK] = &camss_cphy_csid1_clk.clkr,
2763 [CAMSS_CPHY_CSID2_CLK] = &camss_cphy_csid2_clk.clkr,
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2775 [VMEM_MAXI_CLK] = &vmem_maxi_clk.clkr,
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2856 { .compatible = "qcom,mmcc-msm8998" },
2869 return qcom_cc_really_probe(&pdev->dev, &mmcc_msm8998_desc, regmap); in mmcc_msm8998_probe()
2875 .name = "mmcc-msm8998",