Lines Matching +full:clkr +full:- +full:- +full:-
1 // SPDX-License-Identifier: GPL-2.0
12 #include <linux/clk-provider.h>
14 #include <linux/reset-controller.h>
16 #include <dt-bindings/clock/qcom,gcc-sdm845.h>
19 #include "clk-regmap.h"
20 #include "clk-pll.h"
21 #include "clk-rcg.h"
22 #include "clk-branch.h"
23 #include "clk-alpha-pll.h"
40 .clkr = {
57 .clkr = {
74 .clkr = {
103 .clkr.hw.init = &(struct clk_init_data){
106 &gpll0.clkr.hw,
121 { .hw = &gpll0.clkr.hw },
122 { .hw = &gpll0_out_even.clkr.hw },
134 { .hw = &gpll0.clkr.hw },
136 { .hw = &gpll0_out_even.clkr.hw },
156 { .hw = &gpll0.clkr.hw },
176 { .hw = &gpll0.clkr.hw },
178 { .hw = &gpll0_out_even.clkr.hw },
183 { .hw = &gpll0.clkr.hw },
184 { .hw = &gpll0_out_even.clkr.hw },
190 { .hw = &gpll0.clkr.hw },
196 { .hw = &gpll0.clkr.hw },
209 { .hw = &gpll0.clkr.hw },
210 { .hw = &gpll4.clkr.hw },
211 { .hw = &gpll0_out_even.clkr.hw },
223 { .hw = &gpll0.clkr.hw },
224 { .hw = &gpll6.clkr.hw },
225 { .hw = &gpll0_out_even.clkr.hw },
239 .clkr.hw.init = &(struct clk_init_data){
258 .clkr.hw.init = &(struct clk_init_data){
278 .clkr.hw.init = &(struct clk_init_data){
301 .clkr.hw.init = &(struct clk_init_data){
315 .clkr.hw.init = &(struct clk_init_data){
329 .clkr.hw.init = &(struct clk_init_data){
349 .clkr.hw.init = &(struct clk_init_data){
363 .clkr.hw.init = &(struct clk_init_data){
383 .clkr.hw.init = &(struct clk_init_data){
405 .clkr.hw.init = &(struct clk_init_data){
426 .clkr.hw.init = &(struct clk_init_data){
466 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
482 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
498 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
514 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
530 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
546 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
562 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
578 .clkr.hw.init = &gcc_qupv3_wrap0_s7_clk_src_init,
594 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
610 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
626 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
642 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
658 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
674 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
690 .clkr.hw.init = &gcc_qupv3_wrap1_s6_clk_src_init,
706 .clkr.hw.init = &gcc_qupv3_wrap1_s7_clk_src_init,
727 .clkr.hw.init = &(struct clk_init_data){
749 .clkr.hw.init = &(struct clk_init_data){
774 .clkr.hw.init = &(struct clk_init_data){
798 .clkr.hw.init = &(struct clk_init_data){
823 .clkr.hw.init = &(struct clk_init_data){
842 .clkr.hw.init = &(struct clk_init_data){
865 .clkr.hw.init = &(struct clk_init_data){
887 .clkr.hw.init = &(struct clk_init_data){
901 .clkr.hw.init = &(struct clk_init_data){
922 .clkr.hw.init = &(struct clk_init_data){
945 .clkr.hw.init = &(struct clk_init_data){
959 .clkr.hw.init = &(struct clk_init_data){
973 .clkr.hw.init = &(struct clk_init_data){
987 .clkr.hw.init = &(struct clk_init_data){
1010 .clkr.hw.init = &(struct clk_init_data){
1032 .clkr.hw.init = &(struct clk_init_data){
1046 .clkr.hw.init = &(struct clk_init_data){
1060 .clkr.hw.init = &(struct clk_init_data){
1074 .clkr.hw.init = &(struct clk_init_data){
1088 .clkr.hw.init = &(struct clk_init_data){
1102 .clkr.hw.init = &(struct clk_init_data){
1123 .clkr.hw.init = &(struct clk_init_data){
1134 .clkr = {
1149 .clkr = {
1155 &gcc_ufs_card_axi_clk_src.clkr.hw,
1169 .clkr = {
1175 &gcc_ufs_phy_axi_clk_src.clkr.hw,
1187 .clkr = {
1193 &gcc_usb30_prim_master_clk_src.clkr.hw,
1205 .clkr = {
1211 &gcc_usb30_sec_master_clk_src.clkr.hw,
1223 .clkr = {
1229 &gcc_vsensor_clk_src.clkr.hw,
1243 .clkr = {
1258 .clkr = {
1272 .clkr = {
1285 .clkr = {
1301 .clkr = {
1314 .clkr = {
1327 .clkr = {
1340 .clkr = {
1346 &gcc_usb30_prim_master_clk_src.clkr.hw,
1358 .clkr = {
1364 &gcc_usb30_sec_master_clk_src.clkr.hw,
1376 .clkr = {
1382 &gcc_cpuss_ahb_clk_src.clkr.hw,
1394 .clkr = {
1400 &gcc_cpuss_rbcpr_clk_src.clkr.hw,
1416 .clkr = {
1422 &gcc_sdm670_cpuss_rbcpr_clk_src.clkr.hw,
1434 .clkr = {
1449 .clkr = {
1463 .clkr = {
1475 .clkr = {
1481 &gpll0.clkr.hw,
1491 .clkr = {
1497 &gpll0_out_even.clkr.hw,
1508 .clkr = {
1522 .clkr = {
1528 &gcc_gp1_clk_src.clkr.hw,
1540 .clkr = {
1546 &gcc_gp2_clk_src.clkr.hw,
1558 .clkr = {
1564 &gcc_gp3_clk_src.clkr.hw,
1578 .clkr = {
1591 .clkr = {
1597 &gpll0.clkr.hw,
1607 .clkr = {
1613 &gpll0_out_even.clkr.hw,
1624 .clkr = {
1637 .clkr = {
1650 .clkr = {
1663 .clkr = {
1669 &gcc_vsensor_clk_src.clkr.hw,
1681 .clkr = {
1696 .clkr = {
1708 .clkr = {
1723 .clkr = {
1736 .clkr = {
1749 .clkr = {
1762 .clkr = {
1768 &gcc_vsensor_clk_src.clkr.hw,
1780 .clkr = {
1786 &gcc_pcie_0_aux_clk_src.clkr.hw,
1800 .clkr = {
1813 .clkr = {
1826 .clkr = {
1838 .clkr = {
1858 .clkr = {
1871 .clkr = {
1884 .clkr = {
1890 &gcc_pcie_1_aux_clk_src.clkr.hw,
1904 .clkr = {
1917 .clkr = {
1930 .clkr = {
1942 .clkr = {
1961 .clkr = {
1974 .clkr = {
1987 .clkr = {
1993 &gcc_pcie_0_aux_clk_src.clkr.hw,
2005 .clkr = {
2011 &gcc_pcie_phy_refgen_clk_src.clkr.hw,
2023 .clkr = {
2029 &gcc_pdm2_clk_src.clkr.hw,
2043 .clkr = {
2056 .clkr = {
2071 .clkr = {
2086 .clkr = {
2101 .clkr = {
2116 .clkr = {
2129 .clkr = {
2142 .clkr = {
2148 &gcc_qspi_core_clk_src.clkr.hw,
2160 .clkr = {
2166 &gcc_qupv3_wrap0_s0_clk_src.clkr.hw,
2178 .clkr = {
2184 &gcc_qupv3_wrap0_s1_clk_src.clkr.hw,
2196 .clkr = {
2202 &gcc_qupv3_wrap0_s2_clk_src.clkr.hw,
2214 .clkr = {
2220 &gcc_qupv3_wrap0_s3_clk_src.clkr.hw,
2232 .clkr = {
2238 &gcc_qupv3_wrap0_s4_clk_src.clkr.hw,
2250 .clkr = {
2256 &gcc_qupv3_wrap0_s5_clk_src.clkr.hw,
2268 .clkr = {
2274 &gcc_qupv3_wrap0_s6_clk_src.clkr.hw,
2286 .clkr = {
2292 &gcc_qupv3_wrap0_s7_clk_src.clkr.hw,
2304 .clkr = {
2310 &gcc_qupv3_wrap1_s0_clk_src.clkr.hw,
2322 .clkr = {
2328 &gcc_qupv3_wrap1_s1_clk_src.clkr.hw,
2340 .clkr = {
2346 &gcc_qupv3_wrap1_s2_clk_src.clkr.hw,
2358 .clkr = {
2364 &gcc_qupv3_wrap1_s3_clk_src.clkr.hw,
2376 .clkr = {
2382 &gcc_qupv3_wrap1_s4_clk_src.clkr.hw,
2394 .clkr = {
2400 &gcc_qupv3_wrap1_s5_clk_src.clkr.hw,
2412 .clkr = {
2418 &gcc_qupv3_wrap1_s6_clk_src.clkr.hw,
2430 .clkr = {
2436 &gcc_qupv3_wrap1_s7_clk_src.clkr.hw,
2448 .clkr = {
2463 .clkr = {
2476 .clkr = {
2491 .clkr = {
2504 .clkr = {
2517 .clkr = {
2523 &gcc_sdcc1_apps_clk_src.clkr.hw,
2535 .clkr = {
2541 &gcc_sdcc1_ice_core_clk_src.clkr.hw,
2553 .clkr = {
2566 .clkr = {
2572 &gcc_sdcc2_apps_clk_src.clkr.hw,
2584 .clkr = {
2597 .clkr = {
2603 &gcc_sdcc4_apps_clk_src.clkr.hw,
2619 .clkr = {
2625 &gcc_sdm670_sdcc4_apps_clk_src.clkr.hw,
2637 .clkr = {
2643 &gcc_cpuss_ahb_clk_src.clkr.hw,
2655 .clkr = {
2668 .clkr = {
2681 .clkr = {
2687 &gcc_tsif_ref_clk_src.clkr.hw,
2701 .clkr = {
2716 .clkr = {
2722 &gcc_ufs_card_axi_clk_src.clkr.hw,
2734 .clkr = {
2749 .clkr = {
2755 &gcc_ufs_card_ice_core_clk_src.clkr.hw,
2769 .clkr = {
2775 &gcc_ufs_card_phy_aux_clk_src.clkr.hw,
2786 .clkr = {
2798 .clkr = {
2810 .clkr = {
2825 .clkr = {
2831 &gcc_ufs_card_unipro_core_clk_src.clkr.hw,
2843 .clkr = {
2858 .clkr = {
2873 .clkr = {
2879 &gcc_ufs_phy_axi_clk_src.clkr.hw,
2893 .clkr = {
2899 &gcc_ufs_phy_ice_core_clk_src.clkr.hw,
2913 .clkr = {
2919 &gcc_ufs_phy_phy_aux_clk_src.clkr.hw,
2930 .clkr = {
2942 .clkr = {
2954 .clkr = {
2969 .clkr = {
2975 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
2987 .clkr = {
2993 &gcc_usb30_prim_master_clk_src.clkr.hw,
3005 .clkr = {
3011 &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw,
3023 .clkr = {
3036 .clkr = {
3042 &gcc_usb30_sec_master_clk_src.clkr.hw,
3054 .clkr = {
3060 &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw,
3072 .clkr = {
3085 .clkr = {
3098 .clkr = {
3104 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3116 .clkr = {
3122 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3133 .clkr = {
3146 .clkr = {
3159 .clkr = {
3165 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3177 .clkr = {
3183 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3194 .clkr = {
3209 .clkr = {
3222 .clkr = {
3228 &gcc_vsensor_clk_src.clkr.hw,
3240 .clkr = {
3246 &gcc_vsensor_clk_src.clkr.hw,
3258 .clkr = {
3264 &gcc_vsensor_clk_src.clkr.hw,
3278 .clkr = {
3292 .clkr = {
3305 .clkr = {
3321 .clkr = {
3334 .clkr = {
3340 &gcc_vs_ctrl_clk_src.clkr.hw,
3352 .clkr = {
3368 .clkr = {
3384 .clkr = {
3398 .clkr = {
3528 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3529 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3530 [GCC_APC_VS_CLK] = &gcc_apc_vs_clk.clkr,
3531 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3532 [GCC_CAMERA_AHB_CLK] = &gcc_camera_ahb_clk.clkr,
3533 [GCC_CAMERA_AXI_CLK] = &gcc_camera_axi_clk.clkr,
3534 [GCC_CAMERA_XO_CLK] = &gcc_camera_xo_clk.clkr,
3535 [GCC_CE1_AHB_CLK] = &gcc_ce1_ahb_clk.clkr,
3536 [GCC_CE1_AXI_CLK] = &gcc_ce1_axi_clk.clkr,
3537 [GCC_CE1_CLK] = &gcc_ce1_clk.clkr,
3538 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3539 [GCC_CPUSS_AHB_CLK] = &gcc_cpuss_ahb_clk.clkr,
3540 [GCC_CPUSS_AHB_CLK_SRC] = &gcc_cpuss_ahb_clk_src.clkr,
3541 [GCC_CPUSS_RBCPR_CLK] = &gcc_sdm670_cpuss_rbcpr_clk.clkr,
3542 [GCC_CPUSS_RBCPR_CLK_SRC] = &gcc_sdm670_cpuss_rbcpr_clk_src.clkr,
3543 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3544 [GCC_DISP_AHB_CLK] = &gcc_disp_ahb_clk.clkr,
3545 [GCC_DISP_AXI_CLK] = &gcc_disp_axi_clk.clkr,
3546 [GCC_DISP_GPLL0_CLK_SRC] = &gcc_disp_gpll0_clk_src.clkr,
3547 [GCC_DISP_GPLL0_DIV_CLK_SRC] = &gcc_disp_gpll0_div_clk_src.clkr,
3548 [GCC_DISP_XO_CLK] = &gcc_disp_xo_clk.clkr,
3549 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3550 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3551 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3552 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3553 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3554 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3555 [GCC_GPU_CFG_AHB_CLK] = &gcc_gpu_cfg_ahb_clk.clkr,
3556 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3557 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3558 [GCC_GPU_IREF_CLK] = &gcc_gpu_iref_clk.clkr,
3559 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3560 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3561 [GCC_GPU_VS_CLK] = &gcc_gpu_vs_clk.clkr,
3562 [GCC_MSS_AXIS2_CLK] = &gcc_mss_axis2_clk.clkr,
3563 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3564 [GCC_MSS_GPLL0_DIV_CLK_SRC] = &gcc_mss_gpll0_div_clk_src.clkr,
3565 [GCC_MSS_MFAB_AXIS_CLK] = &gcc_mss_mfab_axis_clk.clkr,
3566 [GCC_MSS_Q6_MEMNOC_AXI_CLK] = &gcc_mss_q6_memnoc_axi_clk.clkr,
3567 [GCC_MSS_SNOC_AXI_CLK] = &gcc_mss_snoc_axi_clk.clkr,
3568 [GCC_MSS_VS_CLK] = &gcc_mss_vs_clk.clkr,
3569 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3570 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3571 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3572 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3573 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3574 [GCC_QMIP_CAMERA_AHB_CLK] = &gcc_qmip_camera_ahb_clk.clkr,
3575 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3576 [GCC_QMIP_VIDEO_AHB_CLK] = &gcc_qmip_video_ahb_clk.clkr,
3577 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3578 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3579 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3580 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3581 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3582 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3583 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3584 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3585 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3586 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3587 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3588 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3589 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3590 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3591 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3592 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3593 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3594 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3595 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3596 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3597 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3598 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3599 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3600 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3601 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3602 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3603 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3604 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3605 [GCC_QUPV3_WRAP1_S6_CLK] = &gcc_qupv3_wrap1_s6_clk.clkr,
3606 [GCC_QUPV3_WRAP1_S6_CLK_SRC] = &gcc_qupv3_wrap1_s6_clk_src.clkr,
3607 [GCC_QUPV3_WRAP1_S7_CLK] = &gcc_qupv3_wrap1_s7_clk.clkr,
3608 [GCC_QUPV3_WRAP1_S7_CLK_SRC] = &gcc_qupv3_wrap1_s7_clk_src.clkr,
3609 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3610 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3611 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3612 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3613 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
3614 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
3615 [GCC_SDCC1_APPS_CLK_SRC] = &gcc_sdcc1_apps_clk_src.clkr,
3616 [GCC_SDCC1_ICE_CORE_CLK_SRC] = &gcc_sdcc1_ice_core_clk_src.clkr,
3617 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
3618 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3619 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3620 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3621 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3622 [GCC_SDCC4_APPS_CLK] = &gcc_sdm670_sdcc4_apps_clk.clkr,
3623 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdm670_sdcc4_apps_clk_src.clkr,
3624 [GCC_SYS_NOC_CPUSS_AHB_CLK] = &gcc_sys_noc_cpuss_ahb_clk.clkr,
3625 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3627 &gcc_tsif_inactivity_timers_clk.clkr,
3628 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3629 [GCC_TSIF_REF_CLK_SRC] = &gcc_tsif_ref_clk_src.clkr,
3630 [GCC_UFS_MEM_CLKREF_CLK] = &gcc_ufs_mem_clkref_clk.clkr,
3631 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3632 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3633 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3634 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3635 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3636 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3637 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3638 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3639 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3640 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3642 &gcc_ufs_phy_unipro_core_clk_src.clkr,
3643 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3644 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3645 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3647 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3648 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3649 [GCC_USB3_PRIM_CLKREF_CLK] = &gcc_usb3_prim_clkref_clk.clkr,
3650 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3651 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3652 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3653 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3654 [GCC_USB_PHY_CFG_AHB2PHY_CLK] = &gcc_usb_phy_cfg_ahb2phy_clk.clkr,
3655 [GCC_VDDA_VS_CLK] = &gcc_vdda_vs_clk.clkr,
3656 [GCC_VDDCX_VS_CLK] = &gcc_vddcx_vs_clk.clkr,
3657 [GCC_VDDMX_VS_CLK] = &gcc_vddmx_vs_clk.clkr,
3658 [GCC_VIDEO_AHB_CLK] = &gcc_video_ahb_clk.clkr,
3659 [GCC_VIDEO_AXI_CLK] = &gcc_video_axi_clk.clkr,
3660 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
3661 [GCC_VS_CTRL_AHB_CLK] = &gcc_vs_ctrl_ahb_clk.clkr,
3662 [GCC_VS_CTRL_CLK] = &gcc_vs_ctrl_clk.clkr,
3663 [GCC_VS_CTRL_CLK_SRC] = &gcc_vs_ctrl_clk_src.clkr,
3664 [GCC_VSENSOR_CLK_SRC] = &gcc_vsensor_clk_src.clkr,
3665 [GPLL0] = &gpll0.clkr,
3666 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3667 [GPLL4] = &gpll4.clkr,
3668 [GPLL6] = &gpll6.clkr,
3669 [GCC_CPUSS_DVM_BUS_CLK] = &gcc_cpuss_dvm_bus_clk.clkr,
3670 [GCC_CPUSS_GNOC_CLK] = &gcc_cpuss_gnoc_clk.clkr,
3671 [GCC_QSPI_CORE_CLK_SRC] = &gcc_qspi_core_clk_src.clkr,
3672 [GCC_QSPI_CORE_CLK] = &gcc_qspi_core_clk.clkr,
3673 [GCC_QSPI_CNOC_PERIPH_AHB_CLK] = &gcc_qspi_cnoc_periph_ahb_clk.clkr,
3677 [GCC_AGGRE_NOC_PCIE_TBU_CLK] = &gcc_aggre_noc_pcie_tbu_clk.clkr,
3678 [GCC_AGGRE_UFS_CARD_AXI_CLK] = &gcc_aggre_ufs_card_axi_clk.clkr,
3679 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3680 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3681 [GCC_AGGRE_USB3_SEC_AXI_CLK] = &gcc_aggre_usb3_sec_axi_clk.clkr,
3682 [GCC_APC_VS_CLK] = &gcc_apc_vs_clk.clkr,
3683 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3684 [GCC_CAMERA_AHB_CLK] = &gcc_camera_ahb_clk.clkr,
3685 [GCC_CAMERA_AXI_CLK] = &gcc_camera_axi_clk.clkr,
3686 [GCC_CAMERA_XO_CLK] = &gcc_camera_xo_clk.clkr,
3687 [GCC_CE1_AHB_CLK] = &gcc_ce1_ahb_clk.clkr,
3688 [GCC_CE1_AXI_CLK] = &gcc_ce1_axi_clk.clkr,
3689 [GCC_CE1_CLK] = &gcc_ce1_clk.clkr,
3690 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3691 [GCC_CFG_NOC_USB3_SEC_AXI_CLK] = &gcc_cfg_noc_usb3_sec_axi_clk.clkr,
3692 [GCC_CPUSS_AHB_CLK] = &gcc_cpuss_ahb_clk.clkr,
3693 [GCC_CPUSS_AHB_CLK_SRC] = &gcc_cpuss_ahb_clk_src.clkr,
3694 [GCC_CPUSS_RBCPR_CLK] = &gcc_cpuss_rbcpr_clk.clkr,
3695 [GCC_CPUSS_RBCPR_CLK_SRC] = &gcc_cpuss_rbcpr_clk_src.clkr,
3696 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3697 [GCC_DISP_AHB_CLK] = &gcc_disp_ahb_clk.clkr,
3698 [GCC_DISP_AXI_CLK] = &gcc_disp_axi_clk.clkr,
3699 [GCC_DISP_GPLL0_CLK_SRC] = &gcc_disp_gpll0_clk_src.clkr,
3700 [GCC_DISP_GPLL0_DIV_CLK_SRC] = &gcc_disp_gpll0_div_clk_src.clkr,
3701 [GCC_DISP_XO_CLK] = &gcc_disp_xo_clk.clkr,
3702 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3703 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3704 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3705 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3706 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3707 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3708 [GCC_GPU_CFG_AHB_CLK] = &gcc_gpu_cfg_ahb_clk.clkr,
3709 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3710 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3711 [GCC_GPU_IREF_CLK] = &gcc_gpu_iref_clk.clkr,
3712 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3713 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3714 [GCC_GPU_VS_CLK] = &gcc_gpu_vs_clk.clkr,
3715 [GCC_MSS_AXIS2_CLK] = &gcc_mss_axis2_clk.clkr,
3716 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3717 [GCC_MSS_GPLL0_DIV_CLK_SRC] = &gcc_mss_gpll0_div_clk_src.clkr,
3718 [GCC_MSS_MFAB_AXIS_CLK] = &gcc_mss_mfab_axis_clk.clkr,
3719 [GCC_MSS_Q6_MEMNOC_AXI_CLK] = &gcc_mss_q6_memnoc_axi_clk.clkr,
3720 [GCC_MSS_SNOC_AXI_CLK] = &gcc_mss_snoc_axi_clk.clkr,
3721 [GCC_MSS_VS_CLK] = &gcc_mss_vs_clk.clkr,
3722 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3723 [GCC_PCIE_0_AUX_CLK_SRC] = &gcc_pcie_0_aux_clk_src.clkr,
3724 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3725 [GCC_PCIE_0_CLKREF_CLK] = &gcc_pcie_0_clkref_clk.clkr,
3726 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3727 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3728 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3729 [GCC_PCIE_0_SLV_Q2A_AXI_CLK] = &gcc_pcie_0_slv_q2a_axi_clk.clkr,
3730 [GCC_PCIE_1_AUX_CLK] = &gcc_pcie_1_aux_clk.clkr,
3731 [GCC_PCIE_1_AUX_CLK_SRC] = &gcc_pcie_1_aux_clk_src.clkr,
3732 [GCC_PCIE_1_CFG_AHB_CLK] = &gcc_pcie_1_cfg_ahb_clk.clkr,
3733 [GCC_PCIE_1_CLKREF_CLK] = &gcc_pcie_1_clkref_clk.clkr,
3734 [GCC_PCIE_1_MSTR_AXI_CLK] = &gcc_pcie_1_mstr_axi_clk.clkr,
3735 [GCC_PCIE_1_PIPE_CLK] = &gcc_pcie_1_pipe_clk.clkr,
3736 [GCC_PCIE_1_SLV_AXI_CLK] = &gcc_pcie_1_slv_axi_clk.clkr,
3737 [GCC_PCIE_1_SLV_Q2A_AXI_CLK] = &gcc_pcie_1_slv_q2a_axi_clk.clkr,
3738 [GCC_PCIE_PHY_AUX_CLK] = &gcc_pcie_phy_aux_clk.clkr,
3739 [GCC_PCIE_PHY_REFGEN_CLK] = &gcc_pcie_phy_refgen_clk.clkr,
3740 [GCC_PCIE_PHY_REFGEN_CLK_SRC] = &gcc_pcie_phy_refgen_clk_src.clkr,
3741 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3742 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3743 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3744 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3745 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3746 [GCC_QMIP_CAMERA_AHB_CLK] = &gcc_qmip_camera_ahb_clk.clkr,
3747 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3748 [GCC_QMIP_VIDEO_AHB_CLK] = &gcc_qmip_video_ahb_clk.clkr,
3749 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3750 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3751 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3752 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3753 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3754 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3755 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3756 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3757 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3758 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3759 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3760 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3761 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3762 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3763 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3764 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3765 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3766 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3767 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3768 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3769 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3770 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3771 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3772 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3773 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3774 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3775 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3776 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3777 [GCC_QUPV3_WRAP1_S6_CLK] = &gcc_qupv3_wrap1_s6_clk.clkr,
3778 [GCC_QUPV3_WRAP1_S6_CLK_SRC] = &gcc_qupv3_wrap1_s6_clk_src.clkr,
3779 [GCC_QUPV3_WRAP1_S7_CLK] = &gcc_qupv3_wrap1_s7_clk.clkr,
3780 [GCC_QUPV3_WRAP1_S7_CLK_SRC] = &gcc_qupv3_wrap1_s7_clk_src.clkr,
3781 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3782 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3783 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3784 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3785 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3786 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3787 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3788 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3789 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3790 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdcc4_apps_clk_src.clkr,
3791 [GCC_SYS_NOC_CPUSS_AHB_CLK] = &gcc_sys_noc_cpuss_ahb_clk.clkr,
3792 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3794 &gcc_tsif_inactivity_timers_clk.clkr,
3795 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3796 [GCC_TSIF_REF_CLK_SRC] = &gcc_tsif_ref_clk_src.clkr,
3797 [GCC_UFS_CARD_AHB_CLK] = &gcc_ufs_card_ahb_clk.clkr,
3798 [GCC_UFS_CARD_AXI_CLK] = &gcc_ufs_card_axi_clk.clkr,
3799 [GCC_UFS_CARD_AXI_CLK_SRC] = &gcc_ufs_card_axi_clk_src.clkr,
3800 [GCC_UFS_CARD_CLKREF_CLK] = &gcc_ufs_card_clkref_clk.clkr,
3801 [GCC_UFS_CARD_ICE_CORE_CLK] = &gcc_ufs_card_ice_core_clk.clkr,
3802 [GCC_UFS_CARD_ICE_CORE_CLK_SRC] = &gcc_ufs_card_ice_core_clk_src.clkr,
3803 [GCC_UFS_CARD_PHY_AUX_CLK] = &gcc_ufs_card_phy_aux_clk.clkr,
3804 [GCC_UFS_CARD_PHY_AUX_CLK_SRC] = &gcc_ufs_card_phy_aux_clk_src.clkr,
3805 [GCC_UFS_CARD_RX_SYMBOL_0_CLK] = &gcc_ufs_card_rx_symbol_0_clk.clkr,
3806 [GCC_UFS_CARD_RX_SYMBOL_1_CLK] = &gcc_ufs_card_rx_symbol_1_clk.clkr,
3807 [GCC_UFS_CARD_TX_SYMBOL_0_CLK] = &gcc_ufs_card_tx_symbol_0_clk.clkr,
3808 [GCC_UFS_CARD_UNIPRO_CORE_CLK] = &gcc_ufs_card_unipro_core_clk.clkr,
3810 &gcc_ufs_card_unipro_core_clk_src.clkr,
3811 [GCC_UFS_MEM_CLKREF_CLK] = &gcc_ufs_mem_clkref_clk.clkr,
3812 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3813 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3814 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3815 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3816 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3817 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3818 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3819 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3820 [GCC_UFS_PHY_RX_SYMBOL_1_CLK] = &gcc_ufs_phy_rx_symbol_1_clk.clkr,
3821 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3822 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3824 &gcc_ufs_phy_unipro_core_clk_src.clkr,
3825 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3826 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3827 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3829 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3830 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3831 [GCC_USB30_SEC_MASTER_CLK] = &gcc_usb30_sec_master_clk.clkr,
3832 [GCC_USB30_SEC_MASTER_CLK_SRC] = &gcc_usb30_sec_master_clk_src.clkr,
3833 [GCC_USB30_SEC_MOCK_UTMI_CLK] = &gcc_usb30_sec_mock_utmi_clk.clkr,
3835 &gcc_usb30_sec_mock_utmi_clk_src.clkr,
3836 [GCC_USB30_SEC_SLEEP_CLK] = &gcc_usb30_sec_sleep_clk.clkr,
3837 [GCC_USB3_PRIM_CLKREF_CLK] = &gcc_usb3_prim_clkref_clk.clkr,
3838 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3839 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3840 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3841 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3842 [GCC_USB3_SEC_CLKREF_CLK] = &gcc_usb3_sec_clkref_clk.clkr,
3843 [GCC_USB3_SEC_PHY_AUX_CLK] = &gcc_usb3_sec_phy_aux_clk.clkr,
3844 [GCC_USB3_SEC_PHY_AUX_CLK_SRC] = &gcc_usb3_sec_phy_aux_clk_src.clkr,
3845 [GCC_USB3_SEC_PHY_COM_AUX_CLK] = &gcc_usb3_sec_phy_com_aux_clk.clkr,
3846 [GCC_USB3_SEC_PHY_PIPE_CLK] = &gcc_usb3_sec_phy_pipe_clk.clkr,
3847 [GCC_USB_PHY_CFG_AHB2PHY_CLK] = &gcc_usb_phy_cfg_ahb2phy_clk.clkr,
3848 [GCC_VDDA_VS_CLK] = &gcc_vdda_vs_clk.clkr,
3849 [GCC_VDDCX_VS_CLK] = &gcc_vddcx_vs_clk.clkr,
3850 [GCC_VDDMX_VS_CLK] = &gcc_vddmx_vs_clk.clkr,
3851 [GCC_VIDEO_AHB_CLK] = &gcc_video_ahb_clk.clkr,
3852 [GCC_VIDEO_AXI_CLK] = &gcc_video_axi_clk.clkr,
3853 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
3854 [GCC_VS_CTRL_AHB_CLK] = &gcc_vs_ctrl_ahb_clk.clkr,
3855 [GCC_VS_CTRL_CLK] = &gcc_vs_ctrl_clk.clkr,
3856 [GCC_VS_CTRL_CLK_SRC] = &gcc_vs_ctrl_clk_src.clkr,
3857 [GCC_VSENSOR_CLK_SRC] = &gcc_vsensor_clk_src.clkr,
3858 [GPLL0] = &gpll0.clkr,
3859 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3860 [GPLL4] = &gpll4.clkr,
3861 [GCC_CPUSS_DVM_BUS_CLK] = &gcc_cpuss_dvm_bus_clk.clkr,
3862 [GCC_CPUSS_GNOC_CLK] = &gcc_cpuss_gnoc_clk.clkr,
3863 [GCC_QSPI_CORE_CLK_SRC] = &gcc_qspi_core_clk_src.clkr,
3864 [GCC_QSPI_CORE_CLK] = &gcc_qspi_core_clk.clkr,
3865 [GCC_QSPI_CNOC_PERIPH_AHB_CLK] = &gcc_qspi_cnoc_periph_ahb_clk.clkr,
3867 [GCC_LPASS_Q6_AXI_CLK] = &gcc_lpass_q6_axi_clk.clkr,
3868 [GCC_LPASS_SWAY_CLK] = &gcc_lpass_sway_clk.clkr,
3969 { .compatible = "qcom,gcc-sdm670", .data = &gcc_sdm670_desc },
3970 { .compatible = "qcom,gcc-sdm845", .data = &gcc_sdm845_desc },
4013 gcc_desc = of_device_get_match_data(&pdev->dev); in gcc_sdm845_probe()
4014 return qcom_cc_really_probe(&pdev->dev, gcc_desc, regmap); in gcc_sdm845_probe()
4020 .name = "gcc-sdm845",
4039 MODULE_ALIAS("platform:gcc-sdm845");