Lines Matching +full:clkr +full:- +full:- +full:-
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12 #include <linux/clk-provider.h>
14 #include <linux/reset-controller.h>
16 #include <dt-bindings/clock/qcom,gcc-msm8916.h>
17 #include <dt-bindings/reset/qcom,gcc-msm8916.h>
20 #include "clk-regmap.h"
21 #include "clk-pll.h"
22 #include "clk-rcg.h"
23 #include "clk-branch.h"
52 .clkr.hw.init = &(struct clk_init_data){
68 &gpll0.clkr.hw,
83 .clkr.hw.init = &(struct clk_init_data){
99 &gpll1.clkr.hw,
114 .clkr.hw.init = &(struct clk_init_data){
130 &gpll2.clkr.hw,
145 .clkr.hw.init = &(struct clk_init_data){
161 &bimc_pll.clkr.hw,
386 .clkr.hw.init = &(struct clk_init_data){
398 .clkr.hw.init = &(struct clk_init_data){
418 .clkr.hw.init = &(struct clk_init_data){
439 .clkr.hw.init = &(struct clk_init_data){
458 .clkr.hw.init = &(struct clk_init_data){
471 .clkr.hw.init = &(struct clk_init_data){
499 .clkr.hw.init = &(struct clk_init_data){
526 .clkr.hw.init = &(struct clk_init_data){
545 .clkr.hw.init = &(struct clk_init_data){
574 .clkr.hw.init = &(struct clk_init_data){
587 .clkr.hw.init = &(struct clk_init_data){
601 .clkr.hw.init = &(struct clk_init_data){
614 .clkr.hw.init = &(struct clk_init_data){
628 .clkr.hw.init = &(struct clk_init_data){
641 .clkr.hw.init = &(struct clk_init_data){
655 .clkr.hw.init = &(struct clk_init_data){
668 .clkr.hw.init = &(struct clk_init_data){
682 .clkr.hw.init = &(struct clk_init_data){
695 .clkr.hw.init = &(struct clk_init_data){
709 .clkr.hw.init = &(struct clk_init_data){
742 .clkr.hw.init = &(struct clk_init_data){
756 .clkr.hw.init = &(struct clk_init_data){
775 .clkr.hw.init = &(struct clk_init_data){
808 .clkr.hw.init = &(struct clk_init_data){
822 .clkr.hw.init = &(struct clk_init_data){
842 .clkr.hw.init = &(struct clk_init_data){
863 .clkr.hw.init = &(struct clk_init_data){
877 .clkr.hw.init = &(struct clk_init_data){
896 .clkr.hw.init = &(struct clk_init_data){
909 .clkr.hw.init = &(struct clk_init_data){
929 .clkr.hw.init = &(struct clk_init_data){
950 .clkr.hw.init = &(struct clk_init_data){
963 * Please note that MND divider must be enabled for duty-cycle
967 * DutyCycle = ----------------
971 * Otherwise duty-cycle control would be limited.
972 * (e.g. for 8-bit NMD N should be less than 128)
991 .clkr.hw.init = &(struct clk_init_data){
1005 .clkr.hw.init = &(struct clk_init_data){
1019 .clkr.hw.init = &(struct clk_init_data){
1031 .clkr.hw.init = &(struct clk_init_data){
1050 .clkr.hw.init = &(struct clk_init_data){
1075 .clkr.hw.init = &(struct clk_init_data){
1088 .clkr.hw.init = &(struct clk_init_data){
1107 .clkr.hw.init = &(struct clk_init_data){
1125 .clkr.hw.init = &(struct clk_init_data){
1150 .clkr.hw.init = &(struct clk_init_data){
1175 .clkr.hw.init = &(struct clk_init_data){
1195 .clkr.hw.init = &(struct clk_init_data){
1218 .clkr.hw.init = &(struct clk_init_data){
1237 .clkr.hw.init = &(struct clk_init_data){
1263 .clkr.hw.init = &(struct clk_init_data){
1273 .clkr = {
1279 &ultaudio_ahbfabric_clk_src.clkr.hw,
1290 .clkr = {
1296 &ultaudio_ahbfabric_clk_src.clkr.hw,
1342 .clkr.hw.init = &(struct clk_init_data){
1352 .clkr = {
1358 &ultaudio_lpaif_pri_i2s_clk_src.clkr.hw,
1373 .clkr.hw.init = &(struct clk_init_data){
1383 .clkr = {
1389 &ultaudio_lpaif_sec_i2s_clk_src.clkr.hw,
1404 .clkr.hw.init = &(struct clk_init_data){
1414 .clkr = {
1420 &ultaudio_lpaif_aux_i2s_clk_src.clkr.hw,
1439 .clkr.hw.init = &(struct clk_init_data){
1449 .clkr = {
1455 &ultaudio_xo_clk_src.clkr.hw,
1466 .clkr = {
1472 &ultaudio_xo_clk_src.clkr.hw,
1495 .clkr.hw.init = &(struct clk_init_data){
1505 .clkr = {
1511 &codec_digcodec_clk_src.clkr.hw,
1522 .clkr = {
1528 &pcnoc_bfdcd_clk_src.clkr.hw,
1538 .clkr = {
1544 &pcnoc_bfdcd_clk_src.clkr.hw,
1565 .clkr.hw.init = &(struct clk_init_data){
1576 .clkr = {
1582 &pcnoc_bfdcd_clk_src.clkr.hw,
1592 .clkr = {
1609 .clkr = {
1615 &blsp1_qup1_i2c_apps_clk_src.clkr.hw,
1626 .clkr = {
1632 &blsp1_qup1_spi_apps_clk_src.clkr.hw,
1643 .clkr = {
1649 &blsp1_qup2_i2c_apps_clk_src.clkr.hw,
1660 .clkr = {
1666 &blsp1_qup2_spi_apps_clk_src.clkr.hw,
1677 .clkr = {
1683 &blsp1_qup3_i2c_apps_clk_src.clkr.hw,
1694 .clkr = {
1700 &blsp1_qup3_spi_apps_clk_src.clkr.hw,
1711 .clkr = {
1717 &blsp1_qup4_i2c_apps_clk_src.clkr.hw,
1728 .clkr = {
1734 &blsp1_qup4_spi_apps_clk_src.clkr.hw,
1745 .clkr = {
1751 &blsp1_qup5_i2c_apps_clk_src.clkr.hw,
1762 .clkr = {
1768 &blsp1_qup5_spi_apps_clk_src.clkr.hw,
1779 .clkr = {
1785 &blsp1_qup6_i2c_apps_clk_src.clkr.hw,
1796 .clkr = {
1802 &blsp1_qup6_spi_apps_clk_src.clkr.hw,
1813 .clkr = {
1819 &blsp1_uart1_apps_clk_src.clkr.hw,
1830 .clkr = {
1836 &blsp1_uart2_apps_clk_src.clkr.hw,
1848 .clkr = {
1854 &pcnoc_bfdcd_clk_src.clkr.hw,
1864 .clkr = {
1870 &camss_ahb_clk_src.clkr.hw,
1881 .clkr = {
1887 &cci_clk_src.clkr.hw,
1898 .clkr = {
1904 &camss_ahb_clk_src.clkr.hw,
1915 .clkr = {
1921 &csi0_clk_src.clkr.hw,
1932 .clkr = {
1938 &csi0_clk_src.clkr.hw,
1949 .clkr = {
1955 &csi0_clk_src.clkr.hw,
1966 .clkr = {
1972 &csi0_clk_src.clkr.hw,
1983 .clkr = {
1989 &camss_ahb_clk_src.clkr.hw,
2000 .clkr = {
2006 &csi1_clk_src.clkr.hw,
2017 .clkr = {
2023 &csi1_clk_src.clkr.hw,
2034 .clkr = {
2040 &csi1_clk_src.clkr.hw,
2051 .clkr = {
2057 &csi1_clk_src.clkr.hw,
2068 .clkr = {
2074 &vfe0_clk_src.clkr.hw,
2085 .clkr = {
2091 &camss_gp0_clk_src.clkr.hw,
2102 .clkr = {
2108 &camss_gp1_clk_src.clkr.hw,
2119 .clkr = {
2125 &camss_ahb_clk_src.clkr.hw,
2136 .clkr = {
2142 &jpeg0_clk_src.clkr.hw,
2153 .clkr = {
2159 &camss_ahb_clk_src.clkr.hw,
2170 .clkr = {
2176 &system_noc_bfdcd_clk_src.clkr.hw,
2187 .clkr = {
2193 &mclk0_clk_src.clkr.hw,
2204 .clkr = {
2210 &mclk1_clk_src.clkr.hw,
2221 .clkr = {
2227 &camss_ahb_clk_src.clkr.hw,
2238 .clkr = {
2244 &csi0phytimer_clk_src.clkr.hw,
2255 .clkr = {
2261 &csi1phytimer_clk_src.clkr.hw,
2272 .clkr = {
2278 &camss_ahb_clk_src.clkr.hw,
2289 .clkr = {
2295 &pcnoc_bfdcd_clk_src.clkr.hw,
2306 .clkr = {
2312 &camss_ahb_clk_src.clkr.hw,
2323 .clkr = {
2329 &cpp_clk_src.clkr.hw,
2340 .clkr = {
2346 &vfe0_clk_src.clkr.hw,
2357 .clkr = {
2363 &camss_ahb_clk_src.clkr.hw,
2374 .clkr = {
2380 &system_noc_bfdcd_clk_src.clkr.hw,
2392 .clkr = {
2398 &pcnoc_bfdcd_clk_src.clkr.hw,
2410 .clkr = {
2416 &pcnoc_bfdcd_clk_src.clkr.hw,
2428 .clkr = {
2434 &crypto_clk_src.clkr.hw,
2445 .clkr = {
2451 &gfx3d_clk_src.clkr.hw,
2462 .clkr = {
2468 &gp1_clk_src.clkr.hw,
2479 .clkr = {
2485 &gp2_clk_src.clkr.hw,
2496 .clkr = {
2502 &gp3_clk_src.clkr.hw,
2513 .clkr = {
2519 &pcnoc_bfdcd_clk_src.clkr.hw,
2530 .clkr = {
2536 &system_noc_bfdcd_clk_src.clkr.hw,
2547 .clkr = {
2553 &byte0_clk_src.clkr.hw,
2564 .clkr = {
2570 &esc0_clk_src.clkr.hw,
2581 .clkr = {
2587 &mdp_clk_src.clkr.hw,
2598 .clkr = {
2604 &pclk0_clk_src.clkr.hw,
2615 .clkr = {
2621 &vsync_clk_src.clkr.hw,
2632 .clkr = {
2638 &pcnoc_bfdcd_clk_src.clkr.hw,
2649 .clkr = {
2655 &pcnoc_bfdcd_clk_src.clkr.hw,
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2672 &gfx3d_clk_src.clkr.hw,
2683 .clkr = {
2689 &pdm2_clk_src.clkr.hw,
2700 .clkr = {
2706 &pcnoc_bfdcd_clk_src.clkr.hw,
2718 .clkr = {
2724 &pcnoc_bfdcd_clk_src.clkr.hw,
2734 .clkr = {
2740 &pcnoc_bfdcd_clk_src.clkr.hw,
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2757 &sdcc1_apps_clk_src.clkr.hw,
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2785 .clkr = {
2791 &sdcc2_apps_clk_src.clkr.hw,
2804 .clkr.hw.init = &(struct clk_init_data){
2815 .clkr = {
2821 &bimc_ddr_clk_src.clkr.hw,
2832 .clkr = {
2838 &bimc_ddr_clk_src.clkr.hw,
2848 .clkr = {
2854 &bimc_ddr_clk_src.clkr.hw,
2864 .clkr = {
2870 &pcnoc_bfdcd_clk_src.clkr.hw,
2881 .clkr = {
2887 &bimc_gpu_clk_src.clkr.hw,
2898 .clkr = {
2904 &bimc_gpu_clk_src.clkr.hw,
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2921 &system_noc_bfdcd_clk_src.clkr.hw,
2932 .clkr = {
2938 &system_noc_bfdcd_clk_src.clkr.hw,
2949 .clkr = {
2955 &pcnoc_bfdcd_clk_src.clkr.hw,
2966 .clkr = {
2972 &system_noc_bfdcd_clk_src.clkr.hw,
2983 .clkr = {
2989 &system_noc_bfdcd_clk_src.clkr.hw,
3000 .clkr = {
3017 .clkr = {
3023 &pcnoc_bfdcd_clk_src.clkr.hw,
3034 .clkr = {
3040 &usb_hs_system_clk_src.clkr.hw,
3051 .clkr = {
3057 &pcnoc_bfdcd_clk_src.clkr.hw,
3068 .clkr = {
3074 &system_noc_bfdcd_clk_src.clkr.hw,
3085 .clkr = {
3091 &vcodec0_clk_src.clkr.hw,
3141 [GPLL0] = &gpll0.clkr,
3143 [BIMC_PLL] = &bimc_pll.clkr,
3145 [GPLL1] = &gpll1.clkr,
3147 [GPLL2] = &gpll2.clkr,
3149 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
3150 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
3151 [CAMSS_AHB_CLK_SRC] = &camss_ahb_clk_src.clkr,
3152 [APSS_AHB_CLK_SRC] = &apss_ahb_clk_src.clkr,
3153 [CSI0_CLK_SRC] = &csi0_clk_src.clkr,
3154 [CSI1_CLK_SRC] = &csi1_clk_src.clkr,
3155 [GFX3D_CLK_SRC] = &gfx3d_clk_src.clkr,
3156 [VFE0_CLK_SRC] = &vfe0_clk_src.clkr,
3157 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
3158 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
3159 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
3160 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
3161 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
3162 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
3163 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
3164 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
3165 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
3166 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
3167 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
3168 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
3169 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
3170 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
3171 [CCI_CLK_SRC] = &cci_clk_src.clkr,
3172 [CAMSS_GP0_CLK_SRC] = &camss_gp0_clk_src.clkr,
3173 [CAMSS_GP1_CLK_SRC] = &camss_gp1_clk_src.clkr,
3174 [JPEG0_CLK_SRC] = &jpeg0_clk_src.clkr,
3175 [MCLK0_CLK_SRC] = &mclk0_clk_src.clkr,
3176 [MCLK1_CLK_SRC] = &mclk1_clk_src.clkr,
3177 [CSI0PHYTIMER_CLK_SRC] = &csi0phytimer_clk_src.clkr,
3178 [CSI1PHYTIMER_CLK_SRC] = &csi1phytimer_clk_src.clkr,
3179 [CPP_CLK_SRC] = &cpp_clk_src.clkr,
3180 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
3181 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
3182 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
3183 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
3184 [BYTE0_CLK_SRC] = &byte0_clk_src.clkr,
3185 [ESC0_CLK_SRC] = &esc0_clk_src.clkr,
3186 [MDP_CLK_SRC] = &mdp_clk_src.clkr,
3187 [PCLK0_CLK_SRC] = &pclk0_clk_src.clkr,
3188 [VSYNC_CLK_SRC] = &vsync_clk_src.clkr,
3189 [PDM2_CLK_SRC] = &pdm2_clk_src.clkr,
3190 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
3191 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
3192 [APSS_TCU_CLK_SRC] = &apss_tcu_clk_src.clkr,
3193 [USB_HS_SYSTEM_CLK_SRC] = &usb_hs_system_clk_src.clkr,
3194 [VCODEC0_CLK_SRC] = &vcodec0_clk_src.clkr,
3195 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
3196 [GCC_BLSP1_SLEEP_CLK] = &gcc_blsp1_sleep_clk.clkr,
3197 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
3198 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
3199 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
3200 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
3201 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
3202 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
3203 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
3204 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
3205 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
3206 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
3207 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
3208 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
3209 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
3210 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
3211 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3212 [GCC_CAMSS_CCI_AHB_CLK] = &gcc_camss_cci_ahb_clk.clkr,
3213 [GCC_CAMSS_CCI_CLK] = &gcc_camss_cci_clk.clkr,
3214 [GCC_CAMSS_CSI0_AHB_CLK] = &gcc_camss_csi0_ahb_clk.clkr,
3215 [GCC_CAMSS_CSI0_CLK] = &gcc_camss_csi0_clk.clkr,
3216 [GCC_CAMSS_CSI0PHY_CLK] = &gcc_camss_csi0phy_clk.clkr,
3217 [GCC_CAMSS_CSI0PIX_CLK] = &gcc_camss_csi0pix_clk.clkr,
3218 [GCC_CAMSS_CSI0RDI_CLK] = &gcc_camss_csi0rdi_clk.clkr,
3219 [GCC_CAMSS_CSI1_AHB_CLK] = &gcc_camss_csi1_ahb_clk.clkr,
3220 [GCC_CAMSS_CSI1_CLK] = &gcc_camss_csi1_clk.clkr,
3221 [GCC_CAMSS_CSI1PHY_CLK] = &gcc_camss_csi1phy_clk.clkr,
3222 [GCC_CAMSS_CSI1PIX_CLK] = &gcc_camss_csi1pix_clk.clkr,
3223 [GCC_CAMSS_CSI1RDI_CLK] = &gcc_camss_csi1rdi_clk.clkr,
3224 [GCC_CAMSS_CSI_VFE0_CLK] = &gcc_camss_csi_vfe0_clk.clkr,
3225 [GCC_CAMSS_GP0_CLK] = &gcc_camss_gp0_clk.clkr,
3226 [GCC_CAMSS_GP1_CLK] = &gcc_camss_gp1_clk.clkr,
3227 [GCC_CAMSS_ISPIF_AHB_CLK] = &gcc_camss_ispif_ahb_clk.clkr,
3228 [GCC_CAMSS_JPEG0_CLK] = &gcc_camss_jpeg0_clk.clkr,
3229 [GCC_CAMSS_JPEG_AHB_CLK] = &gcc_camss_jpeg_ahb_clk.clkr,
3230 [GCC_CAMSS_JPEG_AXI_CLK] = &gcc_camss_jpeg_axi_clk.clkr,
3231 [GCC_CAMSS_MCLK0_CLK] = &gcc_camss_mclk0_clk.clkr,
3232 [GCC_CAMSS_MCLK1_CLK] = &gcc_camss_mclk1_clk.clkr,
3233 [GCC_CAMSS_MICRO_AHB_CLK] = &gcc_camss_micro_ahb_clk.clkr,
3234 [GCC_CAMSS_CSI0PHYTIMER_CLK] = &gcc_camss_csi0phytimer_clk.clkr,
3235 [GCC_CAMSS_CSI1PHYTIMER_CLK] = &gcc_camss_csi1phytimer_clk.clkr,
3236 [GCC_CAMSS_AHB_CLK] = &gcc_camss_ahb_clk.clkr,
3237 [GCC_CAMSS_TOP_AHB_CLK] = &gcc_camss_top_ahb_clk.clkr,
3238 [GCC_CAMSS_CPP_AHB_CLK] = &gcc_camss_cpp_ahb_clk.clkr,
3239 [GCC_CAMSS_CPP_CLK] = &gcc_camss_cpp_clk.clkr,
3240 [GCC_CAMSS_VFE0_CLK] = &gcc_camss_vfe0_clk.clkr,
3241 [GCC_CAMSS_VFE_AHB_CLK] = &gcc_camss_vfe_ahb_clk.clkr,
3242 [GCC_CAMSS_VFE_AXI_CLK] = &gcc_camss_vfe_axi_clk.clkr,
3243 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
3244 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
3245 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
3246 [GCC_OXILI_GMEM_CLK] = &gcc_oxili_gmem_clk.clkr,
3247 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3248 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3249 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3250 [GCC_MDSS_AHB_CLK] = &gcc_mdss_ahb_clk.clkr,
3251 [GCC_MDSS_AXI_CLK] = &gcc_mdss_axi_clk.clkr,
3252 [GCC_MDSS_BYTE0_CLK] = &gcc_mdss_byte0_clk.clkr,
3253 [GCC_MDSS_ESC0_CLK] = &gcc_mdss_esc0_clk.clkr,
3254 [GCC_MDSS_MDP_CLK] = &gcc_mdss_mdp_clk.clkr,
3255 [GCC_MDSS_PCLK0_CLK] = &gcc_mdss_pclk0_clk.clkr,
3256 [GCC_MDSS_VSYNC_CLK] = &gcc_mdss_vsync_clk.clkr,
3257 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3258 [GCC_OXILI_AHB_CLK] = &gcc_oxili_ahb_clk.clkr,
3259 [GCC_OXILI_GFX3D_CLK] = &gcc_oxili_gfx3d_clk.clkr,
3260 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3261 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3262 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3263 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
3264 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
3265 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3266 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3267 [GCC_GTCU_AHB_CLK] = &gcc_gtcu_ahb_clk.clkr,
3268 [GCC_JPEG_TBU_CLK] = &gcc_jpeg_tbu_clk.clkr,
3269 [GCC_MDP_TBU_CLK] = &gcc_mdp_tbu_clk.clkr,
3270 [GCC_SMMU_CFG_CLK] = &gcc_smmu_cfg_clk.clkr,
3271 [GCC_VENUS_TBU_CLK] = &gcc_venus_tbu_clk.clkr,
3272 [GCC_VFE_TBU_CLK] = &gcc_vfe_tbu_clk.clkr,
3273 [GCC_USB2A_PHY_SLEEP_CLK] = &gcc_usb2a_phy_sleep_clk.clkr,
3274 [GCC_USB_HS_AHB_CLK] = &gcc_usb_hs_ahb_clk.clkr,
3275 [GCC_USB_HS_SYSTEM_CLK] = &gcc_usb_hs_system_clk.clkr,
3276 [GCC_VENUS0_AHB_CLK] = &gcc_venus0_ahb_clk.clkr,
3277 [GCC_VENUS0_AXI_CLK] = &gcc_venus0_axi_clk.clkr,
3278 [GCC_VENUS0_VCODEC0_CLK] = &gcc_venus0_vcodec0_clk.clkr,
3279 [BIMC_DDR_CLK_SRC] = &bimc_ddr_clk_src.clkr,
3280 [GCC_APSS_TCU_CLK] = &gcc_apss_tcu_clk.clkr,
3281 [GCC_GFX_TCU_CLK] = &gcc_gfx_tcu_clk.clkr,
3282 [BIMC_GPU_CLK_SRC] = &bimc_gpu_clk_src.clkr,
3283 [GCC_BIMC_GFX_CLK] = &gcc_bimc_gfx_clk.clkr,
3284 [GCC_BIMC_GPU_CLK] = &gcc_bimc_gpu_clk.clkr,
3285 [ULTAUDIO_AHBFABRIC_CLK_SRC] = &ultaudio_ahbfabric_clk_src.clkr,
3286 [ULTAUDIO_LPAIF_PRI_I2S_CLK_SRC] = &ultaudio_lpaif_pri_i2s_clk_src.clkr,
3287 [ULTAUDIO_LPAIF_SEC_I2S_CLK_SRC] = &ultaudio_lpaif_sec_i2s_clk_src.clkr,
3288 [ULTAUDIO_LPAIF_AUX_I2S_CLK_SRC] = &ultaudio_lpaif_aux_i2s_clk_src.clkr,
3289 [ULTAUDIO_XO_CLK_SRC] = &ultaudio_xo_clk_src.clkr,
3290 [CODEC_DIGCODEC_CLK_SRC] = &codec_digcodec_clk_src.clkr,
3291 [GCC_ULTAUDIO_PCNOC_MPORT_CLK] = &gcc_ultaudio_pcnoc_mport_clk.clkr,
3292 [GCC_ULTAUDIO_PCNOC_SWAY_CLK] = &gcc_ultaudio_pcnoc_sway_clk.clkr,
3293 [GCC_ULTAUDIO_AVSYNC_XO_CLK] = &gcc_ultaudio_avsync_xo_clk.clkr,
3294 [GCC_ULTAUDIO_STC_XO_CLK] = &gcc_ultaudio_stc_xo_clk.clkr,
3295 [GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK] = &gcc_ultaudio_ahbfabric_ixfabric_clk.clkr,
3296 [GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CLK] = &gcc_ultaudio_ahbfabric_ixfabric_lpm_clk.clkr,
3297 [GCC_ULTAUDIO_LPAIF_PRI_I2S_CLK] = &gcc_ultaudio_lpaif_pri_i2s_clk.clkr,
3298 [GCC_ULTAUDIO_LPAIF_SEC_I2S_CLK] = &gcc_ultaudio_lpaif_sec_i2s_clk.clkr,
3299 [GCC_ULTAUDIO_LPAIF_AUX_I2S_CLK] = &gcc_ultaudio_lpaif_aux_i2s_clk.clkr,
3300 [GCC_CODEC_DIGCODEC_CLK] = &gcc_codec_digcodec_clk.clkr,
3301 [GCC_MSS_Q6_BIMC_AXI_CLK] = &gcc_mss_q6_bimc_axi_clk.clkr,
3424 { .compatible = "qcom,gcc-msm8916" },
3432 struct device *dev = &pdev->dev; in gcc_msm8916_probe()
3448 .name = "gcc-msm8916",
3467 MODULE_ALIAS("platform:gcc-msm8916");