Lines Matching +full:clkr +full:- +full:- +full:-
1 // SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause)
6 #include <linux/clk-provider.h>
7 #include <linux/interconnect-clk.h>
8 #include <linux/interconnect-provider.h>
15 #include <dt-bindings/clock/qcom,ipq9574-gcc.h>
16 #include <dt-bindings/reset/qcom,ipq9574-gcc.h>
17 #include <dt-bindings/interconnect/qcom,ipq9574.h>
19 #include "clk-alpha-pll.h"
20 #include "clk-branch.h"
21 #include "clk-rcg.h"
22 #include "clk-regmap.h"
23 #include "clk-regmap-divider.h"
24 #include "clk-regmap-mux.h"
25 #include "clk-regmap-phy-mux.h"
72 .clkr = {
90 &gpll0_main.clkr.hw
101 .clkr.hw.init = &(const struct clk_init_data) {
104 &gpll0_main.clkr.hw
114 .clkr = {
130 .clkr.hw.init = &(const struct clk_init_data) {
133 &gpll4_main.clkr.hw
143 .clkr = {
159 .clkr.hw.init = &(const struct clk_init_data) {
162 &gpll2_main.clkr.hw
171 .clkr = {
186 { .hw = &gpll0.clkr.hw },
198 { .hw = &gpll0.clkr.hw },
208 { .hw = &gpll0.clkr.hw },
209 { .hw = &gpll4.clkr.hw },
220 { .hw = &gpll0.clkr.hw },
222 { .hw = &gpll0.clkr.hw },
234 { .hw = &gpll0.clkr.hw },
248 { .hw = &gpll0.clkr.hw },
260 { .hw = &gpll0.clkr.hw },
261 { .hw = &gpll4.clkr.hw },
275 { .hw = &gpll0.clkr.hw },
276 { .hw = &gpll0.clkr.hw },
290 { .hw = &gpll0.clkr.hw },
303 { .hw = &gpll4.clkr.hw },
304 { .hw = &gpll0.clkr.hw },
328 { .hw = &gpll0.clkr.hw },
329 { .hw = &gpll2.clkr.hw },
342 { .hw = &gpll0.clkr.hw },
343 { .hw = &gpll4.clkr.hw },
356 { .hw = &gpll4.clkr.hw },
357 { .hw = &gpll0.clkr.hw },
370 { .hw = &gpll0.clkr.hw },
371 { .hw = &gpll2.clkr.hw },
382 { .hw = &gpll0.clkr.hw },
383 { .hw = &gpll2.clkr.hw },
384 { .hw = &gpll4.clkr.hw },
398 { .hw = &gpll0.clkr.hw },
399 { .hw = &gpll0.clkr.hw },
400 { .hw = &gpll2.clkr.hw },
422 .clkr.hw.init = &(const struct clk_init_data) {
440 .clkr.hw.init = &(const struct clk_init_data) {
460 .clkr.hw.init = &(const struct clk_init_data) {
485 .clkr.hw.init = &(const struct clk_init_data) {
498 .clkr.hw.init = &(const struct clk_init_data) {
512 .clkr.hw.init = &(const struct clk_init_data) {
525 .clkr.hw.init = &(const struct clk_init_data) {
539 .clkr.hw.init = &(const struct clk_init_data) {
552 .clkr.hw.init = &(const struct clk_init_data) {
566 .clkr.hw.init = &(const struct clk_init_data) {
579 .clkr.hw.init = &(const struct clk_init_data) {
593 .clkr.hw.init = &(const struct clk_init_data) {
606 .clkr.hw.init = &(const struct clk_init_data) {
620 .clkr.hw.init = &(const struct clk_init_data) {
652 .clkr.hw.init = &(const struct clk_init_data) {
666 .clkr.hw.init = &(const struct clk_init_data) {
680 .clkr.hw.init = &(const struct clk_init_data) {
694 .clkr.hw.init = &(const struct clk_init_data) {
708 .clkr.hw.init = &(const struct clk_init_data) {
722 .clkr.hw.init = &(const struct clk_init_data) {
740 .clkr.hw.init = &(const struct clk_init_data) {
751 .clkr = {
757 &gcc_crypto_clk_src.clkr.hw },
768 .clkr = {
774 &apss_ahb_clk_src.clkr.hw
786 .clkr = {
792 &apss_axi_clk_src.clkr.hw
803 .clkr = {
809 &blsp1_qup1_i2c_apps_clk_src.clkr.hw
820 .clkr = {
826 &blsp1_qup1_spi_apps_clk_src.clkr.hw
837 .clkr = {
843 &blsp1_qup2_i2c_apps_clk_src.clkr.hw
854 .clkr = {
860 &blsp1_qup2_spi_apps_clk_src.clkr.hw
871 .clkr = {
877 &blsp1_qup3_i2c_apps_clk_src.clkr.hw
888 .clkr = {
894 &blsp1_qup3_spi_apps_clk_src.clkr.hw
905 .clkr = {
911 &blsp1_qup4_i2c_apps_clk_src.clkr.hw
922 .clkr = {
928 &blsp1_qup4_spi_apps_clk_src.clkr.hw
939 .clkr = {
945 &blsp1_qup5_i2c_apps_clk_src.clkr.hw
956 .clkr = {
962 &blsp1_qup5_spi_apps_clk_src.clkr.hw
973 .clkr = {
979 &blsp1_qup6_i2c_apps_clk_src.clkr.hw
990 .clkr = {
996 &blsp1_qup6_spi_apps_clk_src.clkr.hw
1007 .clkr = {
1013 &blsp1_uart1_apps_clk_src.clkr.hw
1024 .clkr = {
1030 &blsp1_uart2_apps_clk_src.clkr.hw
1041 .clkr = {
1047 &blsp1_uart3_apps_clk_src.clkr.hw
1058 .clkr = {
1064 &blsp1_uart4_apps_clk_src.clkr.hw
1075 .clkr = {
1081 &blsp1_uart5_apps_clk_src.clkr.hw
1092 .clkr = {
1098 &blsp1_uart6_apps_clk_src.clkr.hw
1117 .clkr.hw.init = &(const struct clk_init_data) {
1127 .clkr = {
1133 &pcie0_axi_m_clk_src.clkr.hw
1144 .clkr = {
1150 &pcie0_axi_m_clk_src.clkr.hw
1164 .clkr.hw.init = &(const struct clk_init_data) {
1174 .clkr = {
1180 &pcie1_axi_m_clk_src.clkr.hw
1191 .clkr = {
1197 &pcie1_axi_m_clk_src.clkr.hw
1216 .clkr.hw.init = &(const struct clk_init_data) {
1226 .clkr = {
1232 &pcie2_axi_m_clk_src.clkr.hw
1243 .clkr = {
1249 &pcie2_axi_m_clk_src.clkr.hw
1263 .clkr.hw.init = &(const struct clk_init_data) {
1273 .clkr = {
1279 &pcie3_axi_m_clk_src.clkr.hw
1290 .clkr = {
1296 &pcie3_axi_m_clk_src.clkr.hw
1310 .clkr.hw.init = &(const struct clk_init_data) {
1320 .clkr = {
1326 &pcie0_axi_s_clk_src.clkr.hw
1337 .clkr = {
1343 &pcie0_axi_s_clk_src.clkr.hw
1354 .clkr = {
1360 &pcie0_axi_s_clk_src.clkr.hw
1374 .clkr.hw.init = &(const struct clk_init_data) {
1384 .clkr = {
1390 &pcie1_axi_s_clk_src.clkr.hw
1401 .clkr = {
1407 &pcie1_axi_s_clk_src.clkr.hw
1418 .clkr = {
1424 &pcie1_axi_s_clk_src.clkr.hw
1438 .clkr.hw.init = &(const struct clk_init_data) {
1448 .clkr = {
1454 &pcie2_axi_s_clk_src.clkr.hw
1465 .clkr = {
1471 &pcie2_axi_s_clk_src.clkr.hw
1482 .clkr = {
1488 &pcie2_axi_s_clk_src.clkr.hw
1502 .clkr.hw.init = &(const struct clk_init_data) {
1512 .clkr = {
1518 &pcie3_axi_s_clk_src.clkr.hw
1529 .clkr = {
1535 &pcie3_axi_s_clk_src.clkr.hw
1546 .clkr = {
1552 &pcie3_axi_s_clk_src.clkr.hw
1563 .clkr = {
1578 .clkr = {
1584 &pcie0_pipe_clk_src.clkr.hw
1595 .clkr = {
1610 .clkr = {
1616 &pcie1_pipe_clk_src.clkr.hw
1627 .clkr = {
1642 .clkr = {
1648 &pcie2_pipe_clk_src.clkr.hw
1659 .clkr = {
1674 .clkr = {
1680 &pcie3_pipe_clk_src.clkr.hw
1700 .clkr.hw.init = &(const struct clk_init_data) {
1710 .clkr = {
1716 &pcie0_rchng_clk_src.clkr.hw
1731 .clkr.hw.init = &(const struct clk_init_data) {
1741 .clkr = {
1747 &pcie1_rchng_clk_src.clkr.hw
1761 .clkr.hw.init = &(const struct clk_init_data) {
1771 .clkr = {
1777 &pcie2_rchng_clk_src.clkr.hw
1791 .clkr.hw.init = &(const struct clk_init_data) {
1801 .clkr = {
1807 &pcie3_rchng_clk_src.clkr.hw
1827 .clkr.hw.init = &(const struct clk_init_data) {
1837 .clkr = {
1843 &pcie_aux_clk_src.clkr.hw
1854 .clkr = {
1860 &pcie_aux_clk_src.clkr.hw
1871 .clkr = {
1877 &pcie_aux_clk_src.clkr.hw
1888 .clkr = {
1894 &pcie_aux_clk_src.clkr.hw
1914 .clkr.hw.init = &(const struct clk_init_data) {
1924 .clkr = {
1930 &usb0_aux_clk_src.clkr.hw
1951 .clkr.hw.init = &(const struct clk_init_data) {
1961 .clkr = {
1967 &usb0_master_clk_src.clkr.hw
1978 .clkr = {
1984 &usb0_master_clk_src.clkr.hw
1995 .clkr = {
2001 &usb0_master_clk_src.clkr.hw
2022 .clkr.hw.init = &(const struct clk_init_data) {
2034 .clkr.hw.init = &(const struct clk_init_data) {
2037 .hw = &usb0_mock_utmi_clk_src.clkr.hw,
2047 .clkr = {
2053 &usb0_mock_utmi_div_clk_src.clkr.hw
2067 .clkr = {
2081 .clkr = {
2087 &usb0_pipe_clk_src.clkr.hw
2098 .clkr = {
2104 &gcc_sleep_clk_src.clkr.hw
2132 .clkr.hw.init = &(const struct clk_init_data) {
2142 .clkr = {
2148 &sdcc1_apps_clk_src.clkr.hw
2169 .clkr.hw.init = &(const struct clk_init_data) {
2179 .clkr = {
2185 &sdcc1_ice_core_clk_src.clkr.hw
2207 .clkr.hw.init = &(const struct clk_init_data) {
2219 .clkr = {
2225 &pcnoc_bfdcd_clk_src.clkr.hw },
2236 .clkr = {
2242 &pcnoc_bfdcd_clk_src.clkr.hw },
2252 .clkr = {
2258 &pcnoc_bfdcd_clk_src.clkr.hw
2269 .clkr = {
2275 &pcnoc_bfdcd_clk_src.clkr.hw
2286 .clkr = {
2292 &pcnoc_bfdcd_clk_src.clkr.hw
2303 .clkr = {
2309 &pcnoc_bfdcd_clk_src.clkr.hw
2320 .clkr = {
2326 &pcnoc_bfdcd_clk_src.clkr.hw
2337 .clkr = {
2343 &pcnoc_bfdcd_clk_src.clkr.hw
2354 .clkr = {
2360 &pcnoc_bfdcd_clk_src.clkr.hw
2371 .clkr = {
2377 &pcnoc_bfdcd_clk_src.clkr.hw
2389 .clkr = {
2395 &pcnoc_bfdcd_clk_src.clkr.hw
2406 .clkr = {
2412 &pcnoc_bfdcd_clk_src.clkr.hw
2424 .clkr = {
2430 &pcnoc_bfdcd_clk_src.clkr.hw
2441 .clkr = {
2447 &pcnoc_bfdcd_clk_src.clkr.hw
2458 .clkr = {
2464 &pcnoc_bfdcd_clk_src.clkr.hw
2475 .clkr = {
2481 &pcnoc_bfdcd_clk_src.clkr.hw
2492 .clkr = {
2498 &pcnoc_bfdcd_clk_src.clkr.hw
2509 .clkr = {
2515 &pcnoc_bfdcd_clk_src.clkr.hw
2526 .clkr = {
2532 &pcnoc_bfdcd_clk_src.clkr.hw
2543 .clkr = {
2549 &pcnoc_bfdcd_clk_src.clkr.hw
2560 .clkr = {
2566 &pcnoc_bfdcd_clk_src.clkr.hw
2577 .clkr = {
2583 &pcnoc_bfdcd_clk_src.clkr.hw
2594 .clkr = {
2600 &pcnoc_bfdcd_clk_src.clkr.hw
2611 .clkr = {
2617 &pcnoc_bfdcd_clk_src.clkr.hw
2639 .clkr.hw.init = &(const struct clk_init_data) {
2651 .clkr = {
2657 &system_noc_bfdcd_clk_src.clkr.hw
2668 .clkr = {
2674 &system_noc_bfdcd_clk_src.clkr.hw
2685 .clkr = {
2691 &system_noc_bfdcd_clk_src.clkr.hw
2702 .clkr = {
2708 &system_noc_bfdcd_clk_src.clkr.hw
2728 .clkr.hw.init = &(const struct clk_init_data) {
2738 .clkr = {
2744 &wcss_ahb_clk_src.clkr.hw
2755 .clkr = {
2761 &wcss_ahb_clk_src.clkr.hw
2772 .clkr = {
2778 &wcss_ahb_clk_src.clkr.hw
2789 .clkr = {
2795 &wcss_ahb_clk_src.clkr.hw
2806 .clkr = {
2812 &wcss_ahb_clk_src.clkr.hw
2833 .clkr.hw.init = &(const struct clk_init_data) {
2843 .clkr = {
2849 &wcss_axi_m_clk_src.clkr.hw
2868 .clkr.hw.init = &(const struct clk_init_data) {
2878 .clkr = {
2884 &qdss_at_clk_src.clkr.hw
2895 .clkr = {
2901 &qdss_at_clk_src.clkr.hw
2912 .clkr = {
2918 &qdss_at_clk_src.clkr.hw
2929 .clkr = {
2935 &qdss_at_clk_src.clkr.hw
2946 .clkr = {
2952 &qdss_at_clk_src.clkr.hw
2963 .clkr = {
2969 &qdss_at_clk_src.clkr.hw
2984 &qdss_at_clk_src.clkr.hw
2994 .clkr = {
3011 .clkr = {
3037 .clkr.hw.init = &(const struct clk_init_data) {
3047 .clkr = {
3053 &qdss_stm_clk_src.clkr.hw
3064 .clkr = {
3070 &qdss_stm_clk_src.clkr.hw
3089 .clkr.hw.init = &(const struct clk_init_data) {
3099 .clkr = {
3105 &qdss_traceclkin_clk_src.clkr.hw
3124 .clkr.hw.init = &(const struct clk_init_data) {
3138 &qdss_tsctr_clk_src.clkr.hw
3148 .clkr = {
3165 .clkr = {
3182 .clkr = {
3208 .clkr.hw.init = &(const struct clk_init_data) {
3222 .clkr.hw.init = &(const struct clk_init_data) {
3232 .clkr = {
3238 &nss_ts_clk_src.clkr.hw
3253 &qdss_tsctr_clk_src.clkr.hw
3262 .clkr = {
3283 &qdss_tsctr_clk_src.clkr.hw
3292 .clkr = {
3298 &nss_ts_clk_src.clkr.hw
3309 .clkr = {
3330 &qdss_tsctr_clk_src.clkr.hw
3339 .clkr = {
3356 .clkr = {
3373 .clkr = {
3390 .clkr = {
3407 .clkr = {
3424 .clkr = {
3441 .clkr = {
3462 &qdss_tsctr_clk_src.clkr.hw
3471 .clkr = {
3500 .clkr.hw.init = &(const struct clk_init_data) {
3510 .clkr = {
3516 &qpic_io_macro_clk_src.clkr.hw
3535 .clkr.hw.init = &(const struct clk_init_data) {
3545 .clkr = {
3551 &q6_axi_clk_src.clkr.hw
3563 .clkr = {
3569 &q6_axi_clk_src.clkr.hw
3580 .clkr = {
3586 &q6_axi_clk_src.clkr.hw
3612 .clkr.hw.init = &(const struct clk_init_data) {
3630 .clkr.hw.init = &(const struct clk_init_data) {
3640 .clkr = {
3646 &nssnoc_memnoc_bfdcd_clk_src.clkr.hw
3657 .clkr = {
3663 &nssnoc_memnoc_bfdcd_clk_src.clkr.hw
3674 .clkr = {
3680 &nssnoc_memnoc_bfdcd_clk_src.clkr.hw
3691 .clkr = {
3697 &nssnoc_memnoc_bfdcd_clk_src.clkr.hw
3716 .clkr.hw.init = &(const struct clk_init_data) {
3729 .clkr.hw.init = &(const struct clk_init_data) {
3748 .clkr.hw.init = &(const struct clk_init_data) {
3758 .clkr = {
3764 &adss_pwm_clk_src.clkr.hw
3784 .clkr.hw.init = &(const struct clk_init_data) {
3797 .clkr.hw.init = &(const struct clk_init_data) {
3810 .clkr.hw.init = &(const struct clk_init_data) {
3820 .clkr = {
3835 .clkr = {
3841 &gcc_xo_clk_src.clkr.hw
3852 .clkr = {
3858 &gcc_xo_clk_src.clkr.hw
3869 .clkr = {
3875 &uniphy_sys_clk_src.clkr.hw
3886 .clkr = {
3892 &uniphy_sys_clk_src.clkr.hw
3903 .clkr = {
3909 &uniphy_sys_clk_src.clkr.hw
3920 .clkr = {
3926 &uniphy_sys_clk_src.clkr.hw
3941 &gcc_xo_clk_src.clkr.hw
3951 .clkr = {
3968 .clkr = {
3985 .clkr = {
4012 [GPLL0_MAIN] = &gpll0_main.clkr,
4013 [GPLL0] = &gpll0.clkr,
4014 [GPLL4_MAIN] = &gpll4_main.clkr,
4015 [GPLL4] = &gpll4.clkr,
4016 [GPLL2_MAIN] = &gpll2_main.clkr,
4017 [GPLL2] = &gpll2.clkr,
4018 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
4019 [APSS_AHB_CLK_SRC] = &apss_ahb_clk_src.clkr,
4020 [APSS_AXI_CLK_SRC] = &apss_axi_clk_src.clkr,
4021 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
4022 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
4023 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
4024 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
4025 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
4026 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4027 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4028 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4029 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
4030 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
4031 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
4032 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
4033 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4034 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4035 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
4036 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
4037 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
4038 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
4039 [GCC_APSS_AHB_CLK] = &gcc_apss_ahb_clk.clkr,
4040 [GCC_APSS_AXI_CLK] = &gcc_apss_axi_clk.clkr,
4041 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
4042 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
4043 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
4044 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4045 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4046 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4047 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4048 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4049 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
4050 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
4051 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
4052 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
4053 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4054 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4055 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
4056 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
4057 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
4058 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
4059 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4060 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4061 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4062 [GCC_CRYPTO_CLK_SRC] = &gcc_crypto_clk_src.clkr,
4063 [PCIE0_AXI_M_CLK_SRC] = &pcie0_axi_m_clk_src.clkr,
4064 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
4065 [PCIE1_AXI_M_CLK_SRC] = &pcie1_axi_m_clk_src.clkr,
4066 [GCC_PCIE1_AXI_M_CLK] = &gcc_pcie1_axi_m_clk.clkr,
4067 [PCIE2_AXI_M_CLK_SRC] = &pcie2_axi_m_clk_src.clkr,
4068 [GCC_PCIE2_AXI_M_CLK] = &gcc_pcie2_axi_m_clk.clkr,
4069 [PCIE3_AXI_M_CLK_SRC] = &pcie3_axi_m_clk_src.clkr,
4070 [GCC_PCIE3_AXI_M_CLK] = &gcc_pcie3_axi_m_clk.clkr,
4071 [PCIE0_AXI_S_CLK_SRC] = &pcie0_axi_s_clk_src.clkr,
4072 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,
4073 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
4074 [PCIE1_AXI_S_CLK_SRC] = &pcie1_axi_s_clk_src.clkr,
4075 [GCC_PCIE1_AXI_S_BRIDGE_CLK] = &gcc_pcie1_axi_s_bridge_clk.clkr,
4076 [GCC_PCIE1_AXI_S_CLK] = &gcc_pcie1_axi_s_clk.clkr,
4077 [PCIE2_AXI_S_CLK_SRC] = &pcie2_axi_s_clk_src.clkr,
4078 [GCC_PCIE2_AXI_S_BRIDGE_CLK] = &gcc_pcie2_axi_s_bridge_clk.clkr,
4079 [GCC_PCIE2_AXI_S_CLK] = &gcc_pcie2_axi_s_clk.clkr,
4080 [PCIE3_AXI_S_CLK_SRC] = &pcie3_axi_s_clk_src.clkr,
4081 [GCC_PCIE3_AXI_S_BRIDGE_CLK] = &gcc_pcie3_axi_s_bridge_clk.clkr,
4082 [GCC_PCIE3_AXI_S_CLK] = &gcc_pcie3_axi_s_clk.clkr,
4083 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4084 [PCIE1_PIPE_CLK_SRC] = &pcie1_pipe_clk_src.clkr,
4085 [PCIE2_PIPE_CLK_SRC] = &pcie2_pipe_clk_src.clkr,
4086 [PCIE3_PIPE_CLK_SRC] = &pcie3_pipe_clk_src.clkr,
4087 [PCIE_AUX_CLK_SRC] = &pcie_aux_clk_src.clkr,
4088 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4089 [GCC_PCIE1_AUX_CLK] = &gcc_pcie1_aux_clk.clkr,
4090 [GCC_PCIE2_AUX_CLK] = &gcc_pcie2_aux_clk.clkr,
4091 [GCC_PCIE3_AUX_CLK] = &gcc_pcie3_aux_clk.clkr,
4092 [PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4093 [GCC_PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4094 [PCIE1_RCHNG_CLK_SRC] = &pcie1_rchng_clk_src.clkr,
4095 [GCC_PCIE1_RCHNG_CLK] = &gcc_pcie1_rchng_clk.clkr,
4096 [PCIE2_RCHNG_CLK_SRC] = &pcie2_rchng_clk_src.clkr,
4097 [GCC_PCIE2_RCHNG_CLK] = &gcc_pcie2_rchng_clk.clkr,
4098 [PCIE3_RCHNG_CLK_SRC] = &pcie3_rchng_clk_src.clkr,
4099 [GCC_PCIE3_RCHNG_CLK] = &gcc_pcie3_rchng_clk.clkr,
4100 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4101 [GCC_PCIE1_AHB_CLK] = &gcc_pcie1_ahb_clk.clkr,
4102 [GCC_PCIE2_AHB_CLK] = &gcc_pcie2_ahb_clk.clkr,
4103 [GCC_PCIE3_AHB_CLK] = &gcc_pcie3_ahb_clk.clkr,
4104 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4105 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4106 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4107 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4108 [GCC_SNOC_USB_CLK] = &gcc_snoc_usb_clk.clkr,
4109 [GCC_ANOC_USB_AXI_CLK] = &gcc_anoc_usb_axi_clk.clkr,
4110 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4111 [USB0_MOCK_UTMI_DIV_CLK_SRC] = &usb0_mock_utmi_div_clk_src.clkr,
4112 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4113 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4114 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4115 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4116 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4117 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4118 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4119 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4120 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4121 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4122 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4123 [GCC_NSSCFG_CLK] = &gcc_nsscfg_clk.clkr,
4124 [GCC_NSSNOC_NSSCC_CLK] = &gcc_nssnoc_nsscc_clk.clkr,
4125 [GCC_NSSCC_CLK] = &gcc_nsscc_clk.clkr,
4126 [GCC_NSSNOC_PCNOC_1_CLK] = &gcc_nssnoc_pcnoc_1_clk.clkr,
4127 [GCC_QDSS_DAP_AHB_CLK] = &gcc_qdss_dap_ahb_clk.clkr,
4128 [GCC_QDSS_CFG_AHB_CLK] = &gcc_qdss_cfg_ahb_clk.clkr,
4129 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4130 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4131 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
4132 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4133 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4134 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4135 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4136 [GCC_UNIPHY2_AHB_CLK] = &gcc_uniphy2_ahb_clk.clkr,
4137 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4138 [GCC_CMN_12GPLL_APU_CLK] = &gcc_cmn_12gpll_apu_clk.clkr,
4139 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4140 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4141 [GCC_NSSNOC_SNOC_1_CLK] = &gcc_nssnoc_snoc_1_clk.clkr,
4142 [GCC_QDSS_ETR_USB_CLK] = &gcc_qdss_etr_usb_clk.clkr,
4143 [WCSS_AHB_CLK_SRC] = &wcss_ahb_clk_src.clkr,
4144 [GCC_Q6_AHB_CLK] = &gcc_q6_ahb_clk.clkr,
4145 [GCC_Q6_AHB_S_CLK] = &gcc_q6_ahb_s_clk.clkr,
4146 [GCC_WCSS_ECAHB_CLK] = &gcc_wcss_ecahb_clk.clkr,
4147 [GCC_WCSS_ACMT_CLK] = &gcc_wcss_acmt_clk.clkr,
4148 [GCC_SYS_NOC_WCSS_AHB_CLK] = &gcc_sys_noc_wcss_ahb_clk.clkr,
4149 [WCSS_AXI_M_CLK_SRC] = &wcss_axi_m_clk_src.clkr,
4150 [GCC_ANOC_WCSS_AXI_M_CLK] = &gcc_anoc_wcss_axi_m_clk.clkr,
4151 [QDSS_AT_CLK_SRC] = &qdss_at_clk_src.clkr,
4152 [GCC_Q6SS_ATBM_CLK] = &gcc_q6ss_atbm_clk.clkr,
4153 [GCC_WCSS_DBG_IFC_ATB_CLK] = &gcc_wcss_dbg_ifc_atb_clk.clkr,
4154 [GCC_NSSNOC_ATB_CLK] = &gcc_nssnoc_atb_clk.clkr,
4155 [GCC_QDSS_AT_CLK] = &gcc_qdss_at_clk.clkr,
4156 [GCC_SYS_NOC_AT_CLK] = &gcc_sys_noc_at_clk.clkr,
4157 [GCC_PCNOC_AT_CLK] = &gcc_pcnoc_at_clk.clkr,
4158 [GCC_USB0_EUD_AT_CLK] = &gcc_usb0_eud_at_clk.clkr,
4159 [GCC_QDSS_EUD_AT_CLK] = &gcc_qdss_eud_at_clk.clkr,
4160 [QDSS_STM_CLK_SRC] = &qdss_stm_clk_src.clkr,
4161 [GCC_QDSS_STM_CLK] = &gcc_qdss_stm_clk.clkr,
4162 [GCC_SYS_NOC_QDSS_STM_AXI_CLK] = &gcc_sys_noc_qdss_stm_axi_clk.clkr,
4163 [QDSS_TRACECLKIN_CLK_SRC] = &qdss_traceclkin_clk_src.clkr,
4164 [GCC_QDSS_TRACECLKIN_CLK] = &gcc_qdss_traceclkin_clk.clkr,
4165 [QDSS_TSCTR_CLK_SRC] = &qdss_tsctr_clk_src.clkr,
4166 [GCC_Q6_TSCTR_1TO2_CLK] = &gcc_q6_tsctr_1to2_clk.clkr,
4167 [GCC_WCSS_DBG_IFC_NTS_CLK] = &gcc_wcss_dbg_ifc_nts_clk.clkr,
4168 [GCC_QDSS_TSCTR_DIV2_CLK] = &gcc_qdss_tsctr_div2_clk.clkr,
4169 [GCC_QDSS_TS_CLK] = &gcc_qdss_ts_clk.clkr,
4170 [GCC_QDSS_TSCTR_DIV4_CLK] = &gcc_qdss_tsctr_div4_clk.clkr,
4171 [GCC_NSS_TS_CLK] = &gcc_nss_ts_clk.clkr,
4172 [GCC_QDSS_TSCTR_DIV8_CLK] = &gcc_qdss_tsctr_div8_clk.clkr,
4173 [GCC_QDSS_TSCTR_DIV16_CLK] = &gcc_qdss_tsctr_div16_clk.clkr,
4174 [GCC_Q6SS_PCLKDBG_CLK] = &gcc_q6ss_pclkdbg_clk.clkr,
4175 [GCC_Q6SS_TRIG_CLK] = &gcc_q6ss_trig_clk.clkr,
4176 [GCC_WCSS_DBG_IFC_APB_CLK] = &gcc_wcss_dbg_ifc_apb_clk.clkr,
4177 [GCC_WCSS_DBG_IFC_DAPBUS_CLK] = &gcc_wcss_dbg_ifc_dapbus_clk.clkr,
4178 [GCC_QDSS_DAP_CLK] = &gcc_qdss_dap_clk.clkr,
4179 [GCC_QDSS_APB2JTAG_CLK] = &gcc_qdss_apb2jtag_clk.clkr,
4180 [GCC_QDSS_TSCTR_DIV3_CLK] = &gcc_qdss_tsctr_div3_clk.clkr,
4181 [QPIC_IO_MACRO_CLK_SRC] = &qpic_io_macro_clk_src.clkr,
4182 [GCC_QPIC_IO_MACRO_CLK] = &gcc_qpic_io_macro_clk.clkr,
4183 [Q6_AXI_CLK_SRC] = &q6_axi_clk_src.clkr,
4184 [GCC_Q6_AXIM_CLK] = &gcc_q6_axim_clk.clkr,
4185 [GCC_WCSS_Q6_TBU_CLK] = &gcc_wcss_q6_tbu_clk.clkr,
4186 [GCC_MEM_NOC_Q6_AXI_CLK] = &gcc_mem_noc_q6_axi_clk.clkr,
4187 [Q6_AXIM2_CLK_SRC] = &q6_axim2_clk_src.clkr,
4188 [NSSNOC_MEMNOC_BFDCD_CLK_SRC] = &nssnoc_memnoc_bfdcd_clk_src.clkr,
4189 [GCC_NSSNOC_MEMNOC_CLK] = &gcc_nssnoc_memnoc_clk.clkr,
4190 [GCC_NSSNOC_MEM_NOC_1_CLK] = &gcc_nssnoc_mem_noc_1_clk.clkr,
4191 [GCC_NSS_TBU_CLK] = &gcc_nss_tbu_clk.clkr,
4192 [GCC_MEM_NOC_NSSNOC_CLK] = &gcc_mem_noc_nssnoc_clk.clkr,
4193 [LPASS_AXIM_CLK_SRC] = &lpass_axim_clk_src.clkr,
4194 [LPASS_SWAY_CLK_SRC] = &lpass_sway_clk_src.clkr,
4195 [ADSS_PWM_CLK_SRC] = &adss_pwm_clk_src.clkr,
4196 [GCC_ADSS_PWM_CLK] = &gcc_adss_pwm_clk.clkr,
4197 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4198 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4199 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4200 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4201 [GCC_NSSNOC_XO_DCD_CLK] = &gcc_nssnoc_xo_dcd_clk.clkr,
4202 [GCC_XO_CLK] = &gcc_xo_clk.clkr,
4203 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4204 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4205 [GCC_XO_DIV4_CLK] = &gcc_xo_div4_clk.clkr,
4206 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4207 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4208 [GCC_UNIPHY2_SYS_CLK] = &gcc_uniphy2_sys_clk.clkr,
4209 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4210 [GCC_Q6SS_BOOT_CLK] = &gcc_q6ss_boot_clk.clkr,
4211 [UNIPHY_SYS_CLK_SRC] = &uniphy_sys_clk_src.clkr,
4212 [NSS_TS_CLK_SRC] = &nss_ts_clk_src.clkr,
4213 [GCC_ANOC_PCIE0_1LANE_M_CLK] = &gcc_anoc_pcie0_1lane_m_clk.clkr,
4214 [GCC_ANOC_PCIE1_1LANE_M_CLK] = &gcc_anoc_pcie1_1lane_m_clk.clkr,
4215 [GCC_ANOC_PCIE2_2LANE_M_CLK] = &gcc_anoc_pcie2_2lane_m_clk.clkr,
4216 [GCC_ANOC_PCIE3_2LANE_M_CLK] = &gcc_anoc_pcie3_2lane_m_clk.clkr,
4217 [GCC_SNOC_PCIE0_1LANE_S_CLK] = &gcc_snoc_pcie0_1lane_s_clk.clkr,
4218 [GCC_SNOC_PCIE1_1LANE_S_CLK] = &gcc_snoc_pcie1_1lane_s_clk.clkr,
4219 [GCC_SNOC_PCIE2_2LANE_S_CLK] = &gcc_snoc_pcie2_2lane_s_clk.clkr,
4220 [GCC_SNOC_PCIE3_2LANE_S_CLK] = &gcc_snoc_pcie3_2lane_s_clk.clkr,
4221 [GCC_PCIE0_PIPE_CLK] = &gcc_pcie0_pipe_clk.clkr,
4222 [GCC_PCIE1_PIPE_CLK] = &gcc_pcie1_pipe_clk.clkr,
4223 [GCC_PCIE2_PIPE_CLK] = &gcc_pcie2_pipe_clk.clkr,
4224 [GCC_PCIE3_PIPE_CLK] = &gcc_pcie3_pipe_clk.clkr,
4412 { .compatible = "qcom,ipq9574-gcc" },
4446 .name = "qcom,gcc-ipq9574",