22 #define PCIE_DEV_ID_OFF		0x0000
23 #define PCIE_CMD_OFF		0x0004
24 #define PCIE_DEV_REV_OFF	0x0008
25 #define PCIE_BAR_LO_OFF(n)	(0x0010 + ((n) << 3))
26 #define PCIE_BAR_HI_OFF(n)	(0x0014 + ((n) << 3))
27 #define PCIE_HEADER_LOG_4_OFF	0x0128
28 #define PCIE_BAR_CTRL_OFF(n)	(0x1804 + ((n - 1) * 4))
29 #define PCIE_WIN04_CTRL_OFF(n)	(0x1820 + ((n) << 4))
30 #define PCIE_WIN04_BASE_OFF(n)	(0x1824 + ((n) << 4))
31 #define PCIE_WIN04_REMAP_OFF(n)	(0x182c + ((n) << 4))
32 #define PCIE_WIN5_CTRL_OFF	0x1880
33 #define PCIE_WIN5_BASE_OFF	0x1884
34 #define PCIE_WIN5_REMAP_OFF	0x188c
35 #define PCIE_CONF_ADDR_OFF	0x18f8
36 #define  PCIE_CONF_ADDR_EN		0x80000000
37 #define  PCIE_CONF_REG(r)		((((r) & 0xf00) << 16) | ((r) & 0xfc))
38 #define  PCIE_CONF_BUS(b)		(((b) & 0xff) << 16)
39 #define  PCIE_CONF_DEV(d)		(((d) & 0x1f) << 11)
40 #define  PCIE_CONF_FUNC(f)		(((f) & 0x7) << 8)
41 #define PCIE_CONF_DATA_OFF	0x18fc
42 #define PCIE_MASK_OFF		0x1910
43 #define PCIE_CTRL_OFF		0x1a00
44 #define  PCIE_CTRL_X1_MODE		0x0001
45 #define PCIE_STAT_OFF		0x1a04
47 #define  PCIE_STAT_DEV_MASK		0x1f
49 #define  PCIE_STAT_BUS_MASK		0xff
51 #define PCIE_DEBUG_CTRL         0x1a60
62 	return readl(base + PCIE_DEV_REV_OFF) & 0xff;  in orion_pcie_rev()
107 	for (i = 0; i < 20; i++) {  in orion_pcie_reset()
120  * BAR[0,2] -> disabled, BAR[1] -> covers all DRAM banks
121  * WIN[0-3] -> DRAM bank[0-3]
135 		writel(0, base + PCIE_BAR_CTRL_OFF(i));  in orion_pcie_setup_wins()
136 		writel(0, base + PCIE_BAR_LO_OFF(i));  in orion_pcie_setup_wins()
137 		writel(0, base + PCIE_BAR_HI_OFF(i));  in orion_pcie_setup_wins()
140 	for (i = 0; i < 5; i++) {  in orion_pcie_setup_wins()
141 		writel(0, base + PCIE_WIN04_CTRL_OFF(i));  in orion_pcie_setup_wins()
142 		writel(0, base + PCIE_WIN04_BASE_OFF(i));  in orion_pcie_setup_wins()
143 		writel(0, base + PCIE_WIN04_REMAP_OFF(i));  in orion_pcie_setup_wins()
146 	writel(0, base + PCIE_WIN5_CTRL_OFF);  in orion_pcie_setup_wins()
147 	writel(0, base + PCIE_WIN5_BASE_OFF);  in orion_pcie_setup_wins()
148 	writel(0, base + PCIE_WIN5_REMAP_OFF);  in orion_pcie_setup_wins()
153 	size = 0;  in orion_pcie_setup_wins()
154 	for (i = 0; i < dram->num_cs; i++) {  in orion_pcie_setup_wins()
157 		writel(cs->base & 0xffff0000, base + PCIE_WIN04_BASE_OFF(i));  in orion_pcie_setup_wins()
158 		writel(0, base + PCIE_WIN04_REMAP_OFF(i));  in orion_pcie_setup_wins()
159 		writel(((cs->size - 1) & 0xffff0000) |  in orion_pcie_setup_wins()
170 	if ((size & (size - 1)) != 0)  in orion_pcie_setup_wins()
176 	writel(dram->cs[0].base, base + PCIE_BAR_LO_OFF(1));  in orion_pcie_setup_wins()
177 	writel(0, base + PCIE_BAR_HI_OFF(1));  in orion_pcie_setup_wins()
178 	writel(((size - 1) & 0xffff0000) | 1, base + PCIE_BAR_CTRL_OFF(1));  in orion_pcie_setup_wins()
204 	mask |= 0x0f000000;  in orion_pcie_setup()
220 		*val = (*val >> (8 * (where & 3))) & 0xff;  in orion_pcie_rd_conf()
222 		*val = (*val >> (8 * (where & 3))) & 0xffff;  in orion_pcie_rd_conf()
239 	    PCI_FUNC(devfn) != 0)  in orion_pcie_rd_conf_tlp()
243 		*val = (*val >> (8 * (where & 3))) & 0xff;  in orion_pcie_rd_conf_tlp()
245 		*val = (*val >> (8 * (where & 3))) & 0xffff;  in orion_pcie_rd_conf_tlp()
259 		*val = (*val >> (8 * (where & 3))) & 0xff;  in orion_pcie_rd_conf_wa()
261 		*val = (*val >> (8 * (where & 3))) & 0xffff;  in orion_pcie_rd_conf_wa()